Wersja pełna [11,39 MB] - Wydział Elektroniki, Telekomunikacji i ...

KARTA PRZEDMIOTU
Nazwa przedmiotu Architektura i oprogramowanie procesorów specjalizowanych
Skrót nazwy AOPS
Kierunek:
Elektronika i telekomunikacja Automatyka i robotyka Informatyka
X
Osoba odpowiedzialna za treść przedmiotu:
Imię: Miron
Nazwisko: Kłosowski
e-mail: klosowsk@ue.eti.pg.gda.pl
Lp. Zagadnienie
Karta zajęć - wykład
poziom
wiedzy umiej.
liczba
godzin
A B C D E
1. Ewolucja architektury mikroprocesorów. X 0,33
2. Mikroprocesory CISC, RISC i VLIW. X 1
3. Architektura procesorów a algorytmy przetwarzania sygnałów. X 0,33
4. Architektura procesorów a algorytmy kompresji danych. X 0,33
5. Architektura procesorów a algorytmy sztucznych sieci neuronowych. X 0,33
6. Sprzętowe wspomaganie algorytmów przetwarzania dźwięku. X 0,67
7. Sprzętowe wspomaganie algorytmów przetwarzania obrazu. X 0,67
8. Sprzętowe wspomaganie algorytmów baz danych i baz wiedzy. X 0,33
9. Sprzętowe wspomaganie algorytmów do obsługi przepływu danych. X 0,33
10. Architektura rodziny procesorów IXP firmy Intel. X 1
11. Budowa procesorów IXP2400, IXP2800. X 1
12. Budowa jednostki obliczeniowej „microengine”. X 1
13. Rodzaje pamięci i sposoby jej adresowania w jednostce „microengine”. X 1
14. Komunikacja pomiędzy jednostkami „microengine”. X 1
15. Jednostki wspomagające: Hash, CAP i Scratchpad Memory. X 1
16. Jednostki funkcjonalne: pamięć CAM, bloki CRC. X 1
17. Blok MSF (Media Switch Fabric). X 1
18. Obsługa komunikacji za pomocą m-pakietów. X 0,67
19. Jednostka kryptograficzna procesora IXP2850. X 0,67
20. Podstawy języka assemblera procesorów rodziny IXP. X 1
21. Środowisko programistyczne rodziny procesorów IXP. X 0,67
22. Język C w programowaniu procesorów sieciowych. X 1
23. Przetwarzanie pakietów metodą „unordered thread execution”. X 1
24. Przetwarzanie pakietów metodą „context pipeline stages”. X 1
25. Przetwarzanie pakietów metodą „ordered thread execution”. X 1
26. Wspomaganie struktur danych w procesorach IXP: pierścienie i kolejki. X 1
27. Wielowątkowa obsługa nadawania i odbioru pakietów. X 0,33
28. Warstwy „data plane” i „control plane” oraz ich funkcje. X 1
29. Realizacja warstwy „control plane” na IXP2400 (blok XScale). X 0,67
30. Procesory sieciowe AMCC. X 0,67
31. Procesory sieciowe innych producentów. X 0,67
32. Zastosowanie procesorów sieciowych w przełącznikach. X 1
33. Zastosowanie procesorów sieciowych w routerach. X 1
34. Zastosowanie procesorów sieciowych w firewallach. X 0,67
35. Inne zastosowania procesorów sieciowych. X 0,67
36. Wspomaganie procesorów sieciowych za pomocą koprocesorów. X 0,33
37. Procesory specjalizowane do wspomagania pamięci masowych. X 0,33
38. Procesory specjalizowane oparte na układach programowalnych FPGA. X 0,33
646