Research Directory of the Brandenburg University of Applied Sciences

Auf der Grundlage dieser Abschätzungen wurde seitens
der FH Brandenburg auf der abstrakteren Ebene
eine Bewertung verschiedener Chiparchitekturen auf
ihre Eignung für diese Funktion vorgenommen.
Um weiterhin den Zugriff auf die aktuelle Technologie
des IHP zu erhalten, war eine Aufstockung der praktischen
Arbeitsmittel im Laborbereich erforderlich. Es
war eine Anschaffung eines leistungsfähigeren Simulations-
und Designtools sowie ein Update der erforderlichen
Technologiefiles erforderlich. Im Projektergebnis
wurde ein Tape-out File an das IHP übergeben, auf dessen
Grundlage inzwischen die ersten Musterchips
gefertigt worden sind.
Im Einzelnen durchgeführte Arbeiten
Auswahl der Technologie SGB25VD und Erstellung von
neuen Funktionszellen in dieser Technologie kompatibel
zur bisherigen ECL-Bibliothek
� Entwurf und Simulation eines Digital-Analog-
Umsetzers hoher Zeitauflösung
� Abschätzung der erreichbaren Amplitudenauflösung
� Entwurf und Simulation zu verschiedenen Varianten
für die Speicherbank
� Abschätzungen von Chipfläche und Stromaufnahme
� Erarbeitung des Layout, Durchführung einer Post-
Layout-Simulation und Verifizierung des Chipdesigns
� Erstellung des Layouts, Übergabe der Stream-out-Files
Weitere Arbeiten an einem speicherbasierten Konzept
In der ursprünglichen Konzeption wurde von einer Bereitstellung
der Betriebsdaten des Chips über einen
Serialisierer/Deserialisierer (SERDES) ausgegangen.
Diese Funktionszellen wurden an der FH Brandenburg
synthetisiert und sind inzwischen ein fester Bestandteil
der ECL- Zellenbibliotheken. Auf Basis der durchgeführten
Messungen wurde jedoch die Idee eines
schnellen Dual-Port-RAMs zur Bereitstellung größerer
Datenmengen in Echtzeit aufgegriffen. Der Vorteil besteht
darin, dass nicht alle Rechenabläufe in Echtzeit
zur Prozessierung neuer Kurvenformen ablaufen müssen.
Jedoch waren für diesen Weg weitere, noch nicht
existierende Funktionselemente zu entwerfen.
In verschiedenen Forschungsprojekten an der FH
Brandenburg wurde die Machbarkeit dieses Prinzips
inzwischen bewiesen, woraus sich neue und interessante
Perspektiven für die Gesamtarchitektur des
Lasertreibers ergeben. Daher wurde im letzten Quartal
Forschungsprojekte – Fachbereich Informatik und Medien
Research Projects – Department of Informatics and Media
Abb. 2.13: Foto von einem Testchip zum Projekt PULSAR, November
2009
Abb. 2.14: Laboraufbau an der FHB im Labor Digitale Systeme
während der Messungen für das Projekt PULSAR
des Jahres 2009 folgendes Konzept für den PULSAR-
Funktionsgenerator aufgestellt (s. Abb. 2.12).
Das Hauptproblem bestand in der Entwicklung eines
Speichers, von dem mit einer hinreichend hohen
Folgefrequenz (aller 100 ps ein Byte) ausgelesen werden
kann. Das machte die Entwicklung neuer
Speicherzellen nötig, die sowohl über ein CMOS- als
auch über ein ECL-Interface verfügen. In diesem
Zusammenhang mussten dann auch alle Teileinheiten
wie Schreib-Lese-Verstärker und Adressdecoder neu
entworfen werden. Dieser Entwurf ist Gegenstand laufender
Arbeiten bis Ende 2010. Als Abb. 2.13 ist ein
Chipfoto aus dem laufenden Entwurfsprozess zu
sehen.
Forschungsbericht Research Report 2007 – 2010 25