Développement de modèles pour l'évaluation des performances ...

Chapitre III: Evaluation analytique des capacités parasites dans les structures CMOS.
La capacité de coin C corner totale est donc donnée par la somme des quatre composantes décrites ci-dessus :
Eq. III-59
Cette équation est utilisable pour les trois architectures planaires étudiée. Nous comparons les résultats obtenus
avec cette équation à ceux obtenus par simulations numériques 3D Raphael [Raphael] (Figure III-25). Le tableau
de cette même figure nous montre que le modèle proposé dans cette partie donne une bonne estimation de la
capacité de coin C corner , avec un écart entre valeurs obtenues par modèle et par simulation inférieur à 10%.
tel-00820068, version 1 - 3 May 2013
PMD
b)
a)
Figure III-25 : (a) Kit de simulation 3D Raphael. (b) Comparaison des valeurs de C corner obtenues par
simulations numériques et par notre modèle analytique.
III.C.8.
M1
P
M
D
s
p
a
c
e
r
c
o
n
t
a
c
t
g
a
t
e
Capacité de jonction ou d’oxyde enterré (Cj ou Cbox)
Dans le cas du transistor sur substrat massif, la capacité de jonction est évaluée avec l’équation classique d’une
jonction PN, donnée dans [Wei 11]. Elle se décompose en deux composantes (représentées sur la Figure III-26-a) ;
ce qui donne formellement :
C j = (( ( )) √ qε siN sd N b
(N sd N b )
W ext =70nm C corner C corner
C s = 30 nm (modèle) (simulation)
Erreur
L=46nm 1.30e-17 F 1.37e-17 F 5%
L=406nm 5.21e-17 F 5.21e-17 F 0%
L=790nm 8.63e-17 F 9.66e-17 F 10%
1
√φ d V ds -2 kT q
) Eq. III-60
N sd est la valeur du dopage dans les LDD et N b le dopage du substrat.
Pour les transistors FDSOI et double grille (Figure III-26-b), les canaux sont non dopés, donc la capacité de jonction
entre le canal et la source ou le drain est très faible. La capacité de jonction dans ces architectures est alors
réduite une capacité d’oxyde enterré (BOX) car les source-drains sont isolés du substrat par le BOX. On a alors :
( )
Eq. III-61
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