Développement de modèles pour l'évaluation des performances ...

Chapitre III: Evaluation analytique des capacités parasites dans les structures CMOS.
Bulk
FDSOI
Multi
grille
Année 2009 2011 2013 2015 2017 2019 2021
L (nm) 38 29 22 17 14 11.7 9.7
M1 contacted
½ pitch (nm)
54 38 27 21 16.9 13.4 10.6
t inv_bulk
(nm) 1.83 1.54 1.27
X j_bulk
(nm) 15 11.5 9
t inv_fdsoi
(nm) 1.4 1.3 1.2
t si_fdsoi
(nm) 7.5 5.5 4.7
t inv_DG
(nm) 1.5 1.4 1.3 1.2
t si_DG
(nm) 8 7 5.8 4.8
W n
(µm) 0.43 0.30 0.21 0.16 0.13 0.10 0.08
W p
(µm) 0.43 0.30 0.21 0.16 0.13 0.10 0.08
Figure III-36 : évolution des données de l’ITRS avec l’année pour chaque architecture. Les cases rouges
signifient que l’architecture ne sera pas utilisée pour cette année.
tel-00820068, version 1 - 3 May 2013
Pour une évaluation simple des capacités parasites, nous considérons pour chaque architecture :
Contacts en ruban.
Epitaxies alignées avec le contact.
Espaceurs constitués d’un unique matériau.
Epitaxies non facettées.
Ensuite, nous estimons les dimensions qui ne sont pas inscrites sur la feuille de route ITRS mais nécessaire à
l’évaluation des capacités parasites avec les règles simples résumées dans la Figure III-37.
Paramètres Evaluation Paramètres Evaluation
t sp
(CPP-L g
)/3 t ox
2t inv
H g
2L H si
3xt si
W ext
L FP t si
+ H si
W 3xCPP N fin
W/FP
dL L g
/4 t mask
t si
Figure III-37 : Règles simples pour l’estimation des dimensions pour chaque architecture à partir des
données de l’ITRS.
Enfin, nous pouvons estimées les capacités parasites pour chaque architecture pour chaque année. Nous
représentons sur la Figure III-38 l’évolution du ratio C tot /C inv , avec capacité totale du transistor C tot = C par +C inv , (C par =
C ov +C of +C if +C pcca +C corner pour les dispositifs planaires, C par = C ov +C gfin +C if +C pcca +C gepi +C corner pour le FinFET) et C inv la
capacité de grille intrinsèque. On constate que le poids des parasites sur la capacité totale d’un transistor est
sous-estimé par l’ITRS. De plus, il semble que le double grille planaire présente moins de capacités parasites que
le FinFET pour une même année. Comme les capacités parasites d’un FinFET sont très dépendantes du dessin du
transistor (h si , t si , FP essentiellement) le paragraphe suivant propose une comparaison un peu plus poussée de ces
deux architectures, en termes de capacités parasites.
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