Développement de modèles pour l'évaluation des performances ...

Introduction Générale
chaque régime. Nous commencerons par décrire les régimes sous le seuil des architectures conventionnelles sur
substrat massif, FDSOI et double grille faiblement dopé par une modélisation prédictive et précise des paramètres
électrostatiques: tension de seuil, effet canaux courts (SCE et DIBL) et pente sous le seuil. Celle-ci tiendra compte
des variations de chaque paramètre technologique, de chaque type de dispositif. Le régime au-delà du seuil sera
quant à lui évalué par la théorie classique du courant de dérive à partir des lois de mobilités universelles,
corrigées pour tenir compte par exemple des contraintes mécaniques apportées par le procédé de fabrication.
Enfin, la continuité entre chaque régime de fonctionnement sera garantie par l’utilisation de tension effective.
Ces modèles seront ensuite validés par simulation numérique 2D et par caractérisations électriques lorsque
celles-ci sont disponibles.
Le troisième chapitre sera dédié à l’évaluation des capacités parasites pour les principales architectures CMOS :
planaires (architecture conventionnelle sur substrat massif, FDSOI et double grille planaire) et non-planaires
(FinFET et Trigate). Après le développement d’une méthode générique d’estimation des capacités parasites, nous
fournirons les expressions analytiques de chaque composante capacitive en tenant compte des toutes dernières
briques technologiques.
tel-00820068, version 1 - 3 May 2013
Le quatrième chapitre proposera une méthode itérative et numérique d’estimation du délai de propagation d’une
chaine d’inverseur à partir des modèles analytiques développés dans les deuxième et troisième chapitres. Cette
méthode sera ensuite utilisée pour évaluer la performance circuit de la co-intégration III-V/Ge de dispositif IFQW
(Implant Free Quantum Well) puis de la comparer à une référence silicium (architecture conventionnelle sur
substrat massif et FDSOI) au nœud 20nm. Cette même méthode sera à nouveau utilisée pour évaluer la
performance circuit de l’intégration 3D monolithique et de la comparer à une référence FDSOI dans le cadre du
nœud 28nm.
Le cinquième chapitre proposera dans un premier temps d’adapter les modèles des chapitres II et III aux
contraintes d’un outil de CAO conventionnel. Ceci définira un modèle compact, que nous nommerons
MASTAR_VA. A partir de l’état de l’art au nœud technologique 20nm, nous proposerons ensuite d’utiliser
MASTAR_VA afin d’évaluer les performances logiques des trois architectures concurrentes pour ce nœud :
l’architecture conventionnelle sur substrat massif, le FDSOI et le Trigate.
Enfin, le sixième et dernier chapitre de ce manuscrit sera dédié à la prédiction de performance logique et SRAM,
en tenant compte de la variabilité due au procédé de fabrication, au nœud technologique 16nm des trois mêmes
architectures. Celles-ci seront définies par extrapolation, selon la loi de Moore, à partir des dispositifs définis au
chapitre V.
Ce travail de thèse a été réalisé au sein de l’équipe R&D avancée de STMicroelectronics à Crolles, en collaboration
avec l’Institut de Microélectronique, Electromagnétisme et Photoniques (IMEP-LAHC) de Grenoble.
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