Développement de modèles pour l'évaluation des performances ...

Chapitre IV: Application des modèles de capacités parasites: estimation du délai d’un circuit simple.
V dd Métal 1
PMOS
W p
L g
Sortie
Entrée
Grille
NMOS
0V
W n
Contact
Figure IV-20 : Dessin classique du circuit d’un inverseur
tel-00820068, version 1 - 3 May 2013
IV.C.2.b) L’inverseur 3D
Pour dessiner un inverseur avec un dessin 3D, typique de l’intégration 3D monolithique, nous basons notre étude
sur [Batude 09-a] qui a démontré la faisabilité technologique de ce type d’intégration 3D avec l’architecture
FDSOI. Nous définissons alors un « inverseur 3D », schématiquement représenté sur la Figure IV-21 avec ses
principales dimensions. Sur la Figure IV-21, le NMOS est le transistor du haut, et sa source est connectée à la
masse (0V). A contrario, la source du PMOS est connectée à la tension d’alimentation V dd . Les deux drains (à
gauche sur le schéma) et les deux grilles sont connectés et donnent respectivement la sortie et l’entrée de
l’inverseur. Un circuit similaire peut être obtenu en intervertissant NMOS et PMOS. On peut constater sur la
Figure IV-21-a que le transistor du haut est dessiné avec les règles classiques et agressives utilisées pour un
transistor placé dans un circuit classique. Par contre, comme les contacts sont déportés, le transistor du bas a des
règles de dessin relâchées (distance grille-contact) comparées à un circuit 2D classique.
ε 1 =7
ε 2 =4
ε 3 =7
Sortie
L c_d_top
L c_d_bot
t sp2 L g
t M1
NMOS
t sp1
t RS/D
H g
tox
t Ct2Cb
t si
t box
t bt
0V
L c_s_top
t At2Cb
L c_s_bot
V DD
C s
L c_d_top
L c
L c_d_bot
W ext
C sG1 L cG
L c_s_top
Sortie 0V V DD
t At2Cb
haut
t Ct2Cb
L c_s_bot
NMOS
Entrée
bas
PMOS
PMOS
b)
a)
Figure IV-21 : Représentation de l’inverseur 3D dans le cas où le NMOS est le transistor du haut. a) vue en
coupe et b) vue de dessus.
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