Développement de modèles pour l'évaluation des performances ...

Chapitre V: Evaluation des performances avec des outils de CAO conventionnels.
EPI
C pcca
L
Grille
pcca contact
C gepi
C H g of
h epi
L elec dL t sp
NMOS PMOS
EPI
BULK
b)
a)
Figure V-8 : a) Schéma de l’architecture conventionnelle sur substrat massif avec ses dimensions
caractéristiques. b) Vue au microscope électronique à transmission (TEM en anglais) de l’architecture utilisée
dans [Shang 12].
tel-00820068, version 1 - 3 May 2013
Le tableau de la Figure V-9 résume les paramètres technologiques que nous avons choisis pour définir notre
architecture conventionnelle sur substrat massif ainsi que ses performances statiques. Ces derniers sont ceux
indiqués dans [Shang 12], ou, si l’information n’était pas présente dans la publication, estimés à l’aide des règles
simples définies dans le chapitre III. Nous nous sommes tout de même accordés la liberté d’augmenter la
longueur de grille par rapport à [Shang 12] car nous ne parvenions pas à obtenir la valeur de DIBL mesurée dans la
publication avec notre modèle analytique. Ce dernier point est également justifié par le fait que la longueur dite
« design » (donc dessinée par le concepteur de circuit) est très souvent différente, et inférieure, à la valeur
physique, réellement présente sur le silicium.
BULK
type NMOS PMOS Hypothèses
Vdd (V) 0.9 0.9 [Shang 12]
L (nm) 26 26
L est supérieur à [Shang 12]
pour obtenir le même DIBL.
CPP (nm) 90 90 [Shang 12]
EOT (nm) 0.9 0.9 [Shang 12]
h epi (nm) 13 13 L/2
t sp (nm) 10 10 pcca/2
pcca (nm) 21 21 (CPP-L)/3
H g (nm) 35 35 Estimé sur [Shang 12]
DIBL (mV) 110 115 [Shang 12]
SS (mV/dec) 90 90 [Shang 12]
I on (µA/µm) 1178 1248 [Shang 12]
I eff (µA/µm) 570 630 [Shang 12]
I off (nA/µm) 60 60 [Shang 12]
Figure V-9 : Résumé des paramètres technologiques considérés pour la modélisation de l’architecture
conventionnelle sur substrat massif.
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