Développement de modèles pour l'évaluation des performances ...

Chapitre V: Evaluation des performances avec des outils de CAO conventionnels.
V.A.2.
Flot de simulation
A partir de la description de l’architecture d’une technologie CMOS, nous pouvons désormais donner les
caractéristiques statiques et dynamiques du couple NMOS/PMOS de cette technologie, puis d’évaluer les
performances circuit au travers de simulations effectuées avec un simulateur de circuit conventionnel [ELDO]. Le
flot de simulation de MASTAR VA est illustré par la Figure V-3.
Description du transistor
architecture
Valeur des principaux paramètres technologiques
Calcul des
capacités
parasites
Calcul de l’électrostatique
Calcul du transport
VDT
Mobilité universelle
tel-00820068, version 1 - 3 May 2013
Figure V-3 : flot de simulation de MASTAR VA.
V.A.3.
Calcul des charges
extrinsèques
Circuits disponibles
Calcul des caractéristiques
courant-tension continues
Calcul des charges
intrinsèques
Tension effective
Dérivé du modèle de courant
Simulation de circuit avec outil
de CAO conventionnel
Avec MASTAR VA, nous pouvons simuler de nombreux circuits :
Les chaines d’inverseurs, décrits au cours du chapitre IV, pour différents FanOut. Pour être encore plus
représentatif des circuits « réels », nous avons placé une charge fixe à la sortie de chaque étage. Ce circuit
est illustré sur la Figure V-4-d.
Les anneaux résonnants d’inverseurs, qui n’apportent guère plus d’informations concernant la vitesse
d’une technologie, mais qui permet de tester la robustesse du modèle et sa convergence. Ce type de
circuit est Illustré sur Figure V-4-e.
Des chaines constituées de portes logiques un peu plus complexes : des portes « non et » (en anglais
NAND Figure V-4-b) et des portes « non ou » (en anglais NOR Figure V-4-c). Les résultats de ces
simulations n’apportent peu, voire pas d’information supplémentaire comparés à ceux obtenus avec les
inverseurs. Comme ces simulations sont bien plus longues à effectuer par le simulateur (temps multiplié
par ~5 car chaque étage compte un plus grand nombre de transistors que pour une chaine d’inverseur)
nous avons choisi d’exploiter uniquement les résultats des chaines d’inverseurs. Ces simulations ont
cependant permis d’éprouver la robustesse du modèle.
Des cellules mémoires SRAM (Static Random Access Memory Figure V-4-f.), constituées de deux
inverseurs tête-bêche et de deux transistor d’accès, soit au total six transistors :
o 2 PG (Pass Gate) : les transistors d’accès qui sont des NMOS.
o 2 PD (Pull Down) : le PMOS de chaque inverseur
o 2 PU (Pull Up) : le NMOS de chaque inverseur
182