Développement de modèles pour l'évaluation des performances ...

TITRE: Développement de modèles pour l’évaluation des performances circuit des
technologies CMOS avancées sub-20nm.
tel-00820068, version 1 - 3 May 2013
RESUME
Depuis la commercialisation du premier circuit intégré en 1971, l’industrie de la microélectronique s’est fixée
comme leitmotiv de réduire les dimensions des transistors MOSFETs, en suivant la loi de Moore. Comme indiqué
par Dennard, cette miniaturisation améliore automatiquement les performances des transistors.
A partir des nœuds 28-22nm, les effets canaux courts sont trop difficiles à contrôler et de nouvelles architectures
de transistors sont introduites: FDSOI pour STMicroelectronics, Trigate pour Intel.
Dans ce contexte, l’évaluation des performances des technologies CMOS est clé et les travaux de cette thèse
proposent de les évaluer au niveau circuit. Des modèles spécifiques d’estimation des paramètres électrostatiques
et des capacités parasites sont développés. Ceux-ci sont d’abord utilisés sur des technologies amonts (cointégration
III-V/Ge et intégration 3D) puis sont implémentés en VerilogA pour être utilisés avec les outils
conventionnel de CAO. Ceci fournit un modèle compact prédictif et utilisable pour toutes les architectures CMOS,
qui est utilisé pour évaluer les performances logiques et SRAM des architectures BULK, FDSOI et Trigate aux
nœuds 20nm et 16nm.
Mots clés :
CMOS, architecture, évaluation de performance, modélisation analytique, FDSOI, FinFET, Trigate, double grille,
capacité parasite, électrostatique.
TITLE: Models developpement for power performance assessment of advanced CMOS
technologies (sub-20nm).
ABSTRACT
Since the commercialization of the first integrated circuit in 1971, the microelectronic industry has fixed as an
objective to reduce MOSFET transistor dimensions, following Moore’s law. As indicated by Dennard, this
miniaturization automatically improves device performances.
Starting from the 28-22nm technological node, short channel effects are to strong and industrial companies
choose to introduce new device structure: FDSOI for STMicroelectronics and Trigate for Intel.
In such a context, CMOS technology performance evaluation is key and this thesis proposes to evaluate them at
circuit level. Specific models for electrostatic parameters and parasitic capacitances for each device structure are
developed for each device structure. Those models have first been used to evaluate performances of advanced
technologies, such as III-V/Ge co-integration and 3D monolithic integration and have then been implemented in
VerilogA to ensure compatibility with conventional CAD tools such as ELDO. This provides a compact model,
predictive and usable for each device structure, which has been used to evaluated logic and SRAM performances
of BULK, FDSOI and Trigate devices for the 20nm and 16nm technology node.
Key words :
CMOS, structure, performance assessment, analytical modeling, FDSOI, FinFET, Trigate, double gate, parasitic
capacitance, électrostatic.