Développement de modèles pour l'évaluation des performances ...

CONCLUSION GENERALE
tel-00820068, version 1 - 3 May 2013
Depuis maintenant plus de quatre décennies, le monde de la microélectronique vit dans le rythme effréné de la
loi de Moore. Celle-ci dicte une réduction de la densité d’intégration un facteur deux entre chaque nœud
technologique de l’élément central des circuits intégrés : le transistor MOSFET. Ceci permet soit de réduire la
surface des puces, soit d’accroitre la puissance de calcul ou le nombre de fonctionnalité d’une puce en conservant
une surface constante. La miniaturisation du transistor MOSFET se traduit par un gain en performance [Dennard
74] et une réduction de la consommation. Jusqu’aux années 2000 environ, ce gain en performance était fourni
uniquement par la réduction des dimensions de l’architecture conventionnelle sur substrat massif du transistor
MOSFET. Ensuite, la réduction des dimensions du transistor a impliqué la naissance d’effets parasites comme les
effets canaux courts liés à la diminution de longueur de grille et des améliorations technologiques ont été
nécessaires. Ces dernières ont permis de poursuivre l’évolution dictée par la loi de Moore pendant encore
quelques nœuds technologiques. Cependant, à compter du nœud 20nm, les améliorations technologiques mises
en œuvre ne sont plus suffisantes pour contrôler notamment les effets canaux courts et il devient nécessaire
d’introduire de nouvelles architectures. Cela a été prévu par l’ITRS et confirmé par les publications de différents
industriels : cette année (2012), STMicroelectronics a présenté sa plateforme CMOS du nœud 28nm utilisant le
transistor FDSOI [Planes 12], alors que Intel a la sienne basée sur l’architecture Trigate pour le nœud
technologique 22nm [Auth 12]. N’oublions tout de même pas que l’alliance d’industriels ISDA (principalement
IBM, STMicroelectronics et Samsung) a présenté cette année une plateforme CMOS utilisant l’architecture
conventionnelle sur substrat massif [Shang 12], qui sera sans doute la dernière. On peut donc remarquer que
pour le nœud technologique 20nm, trois architectures de transistor seront en concurrence, ce qui constituera un
fait unique dans l’histoire de la microélectronique.
La question qui se pose alors est de savoir quelle architecture sera la plus performante sur le plan applicatif et
économique. La performance d’une technologie CMOS ne se réduit plus au compromis I on /I off , ni même au
compromis I eff /I off mais à la performance circuit, traduite par les métriques fréquence, puissance dynamique et
statique. Ceci constitue l’objectif de cette thèse dans laquelle nous avons proposé une méthodologie permettant,
à partir des paramètres technologiques de cette architecture, d’évaluer la performance circuit d’une architecture
CMOS par l’intermédiaire d’un simulateur de circuit conventionnel [ELDO].
Au cours du premier chapitre, nous avons décrit le fonctionnement idéal du transistor MOSFET et son
architecture conventionnelle sur substrat massif. Nous avons ensuite exposé les différents effets physiques à
prendre en compte pour corriger ce modèle simplifié afin de tendre vers le fonctionnement réaliste du transistor
MOSFET. Nous avons alors défini puis démontré les principaux paramètres et équations régissant son
fonctionnement dans chaque régime. Nous avons par la suite décrit l’effet de la réduction des dimensions sur le
comportement électrique du transistor puis les solutions technologiques apportées pour limiter l’impact de ces
effets parasites sur la performance. Malgré ces diverses améliorations technologiques l’architecture
conventionnelle sur substrat massif atteint ses limites de terme de performance et l’introduction de nouvelles
architectures devient indispensable. La description de ces nouvelles architectures de transistor MOSFET a fait
l’objet de la dernière partie de ce premier chapitre.
Dans un second chapitre, nous avons développé des modèles analytiques afin d’évaluer les caractéristiques
courant-tension des architectures conventionnelles sur substrat massif, FDSOI et double grille faiblement dopé.
Les régimes sous le seuil sont décrits à partir d’une modélisation précise et prédictive de la tension de seuil, de
l’effet canal court SCE, du DIBL et de la pente sous le seuil, en tenant compte de la spécifié de chaque
technologie. L’effet de la longueur de grille a été modélisé par l’utilisation de la transformation tension-dopage
VDT [Skotnicki 88-a]. Celle-ci a été suffisante pour l’architecture conventionnelle sur substrat massif et a dû être
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