Développement de modèles pour l'évaluation des performances ...

Chapitre I: Le transistor MOSFET: fonctionnement, miniaturisation et architectures.
polarisation V ds appliquée, ce qui entraine une réduction du courant de saturation. Diverses méthodes sont
proposées pour en tenir compte dans la littérature [Gautier 03] [Taur 98], nous en détaillerons une au cours du
chapitre V.
Contact
L g
Grille
X j
Siliciure
Source
Substrat
Drain
Figure I-31 : représentation schématique des composantes de la résistance d’accès d’un transistor MOSFET.
tel-00820068, version 1 - 3 May 2013
I.D.4.
Contact à prise ou Contact ruban ?
Historiquement, les transistors MOS sont contactés par des contacts dits « à prise ». Mais, avec la réduction de la
longueur de grille, l’impact de la résistance d’accès sur le courant de saturation I on est de plus en plus important
et il devient indispensable de réduire la valeur de cette résistance. Une solution est de changer de schéma de
contacts et de passer au contact ruban, où le contact est une barre occupant toute la largeur du transistor. Ces
deux schémas de contacts sont représentés schématiquement sur la Figure I-32. Dans les faits, les contacts à prise
ont été utilisés par toutes les plateformes CMOS industrielles jusqu’au nœud 45nm. Puis à compter de ce nœud,
Intel a choisi de passer au contact ruban [Auth 08] et a naturellement conservé ce choix pour les nœuds suivants
32nm [Packan 09] puis 22nm [Auth 12]. Les autres industriels ont conservé le contact à prise jusqu’au nœud
32nm inclus [Arnaud 09], et sont passés au contact ruban à partir du nœud 20nm [Shang 12].
Le gain en résistance d’accès apporté par les contacts ruban est cependant à pondérer, car ces derniers
impliquent une augmentation importante de la capacité entre la grille et le contact et sont donc pénalisant pour
la vitesse de la technologie. L’évaluation de cette pénalité capacitive fera l’objet du chapitre III.
W
Contact
en ruban
L g
CPP
Contact
à prise
Figure I-32 : illustration des schémas des deux schémas de contact concurrents.
I.D.5.
Epitaxie facettée et espaceur faible permittivité
Afin de limiter la résistance d’accès, les source-drains surélevés sont introduit par Intel pour le nœud 90nm
[Mistry 04], puis deviennent un standard à partir du nœud 20nm (Figure I-33-a). Cependant, leur introduction
génère l’apparition d’une nouvelle composante de capacité parasite (représentée sur la Figure I-33-b). Cette
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