Conclusion générale Une solution, en rupture avec la métho<strong>de</strong> habituelle <strong>de</strong> l’industrie <strong>de</strong> la microélectronique d’assurer la croissance <strong>de</strong> la <strong>de</strong>nsité d’intégration <strong>de</strong>s transistors, serait <strong>de</strong> commencer à tirer avantage <strong>de</strong> la troisième dimension avec, par exemple, l’intégration 3D monolithique. Les transistors <strong>pour</strong>raient alors être répartis sur plusieurs niveaux, relâchant la contrainte sur leurs dimensions comme la longueur <strong>de</strong> grille. Satisfaire Gordon Moore et sa fameuse loi semble possible <strong>pour</strong> encore quelques nœuds technologiques, avec l’introduction <strong>de</strong> nouvelles architectures et <strong>de</strong> nouveaux matériaux. Mais la question qui, même avec MASTAR VA, reste en suspens est « jusqu’à quand ? ». tel-00820068, version 1 - 3 May 2013 240
BIBLIOGRAPHIE tel-00820068, version 1 - 3 May 2013 [Ang 07] [Antoniadis01] [Arnaud 04] [Arnaud 09] [Arnaud 11] [Arora 93] K.-W. Ang, K.-J. Chui, C.-H. Tung, G. Samudra, N. Balasubramanian and Y.-C. Yeo “Enhanced Carrier Transport in Strained Bulk N-MOSFETs with Silicon-Carbon Source/Drain Stressors” IEEE VLSI-TSA conference proceedings 2007. D. A. Antoniadis, I. J. Djomehri, and A. Lochtefeld “Electron velocity in sub-50-nm channel mosfets”. In IEEE International Conference on Simulation of Semiconductor Processes and Devices 2001, pages 156 – 161. F. Arnaud, B.Durie, B.Tavel, L.Pain, J.To<strong>de</strong>achini, M.Jurdi, Y.Laplanche, F.Boeuf, F.Salvettio, D.Lenable, J.P.Reynard, F.Wacquan, P.Morin, N.Emonet, D.Barge, M.Bidaud, D.Ceccarelli, P.Vannier, Y.Loque, H.Leninger, F.Judong, C.Perrot, I.Guilmesu, R.Palla, A.Beverina, V.DeJonghe, M.Broekaart, V.Vachellerie, R.A.Bianchi, B.Borot, T.Devoivre, N.Bicair, D.Roy, M.Denuis, K.Rochereau, R.Difrenra, N.Planes, H.Brut, L.Vishnobulta “Low Cost 65nm CMOS Platform for Low Power & General Purpose Applications” in VLSI Symp. Tech. Dig., 2004, pp. 10–11. F.Arnaud, A.Thean, M.Eller, M.Lipinski, Y.W.Teh, M.Ostermayr, K.Kang, N.S.Kim, K.Ohuchi, J-P.Han, D.R.Nair, J.Lian, S.Uchimura, S.Kohler, S.Miyaki, P.Ferreira, J-H. Park, M.Hamaguchi, K.Miyashita, R.Augur, Q.Zhang, K.Strahrenberg, S.ElGhouli, J.Bonnouvrier, F.Matsuoka, R.Lindsay, J.Sudijono, F.S.Johnson, J.H.Ku, M.Sekine, A.Steegen, R.Sampson “Competitive and Cost Effective high-k based 28nm CMOS Technology for Low Power Applications” IEDM Tech. Dig., pp.651-654, 2009. F.Arnaud, S.Colquhoun, A.L.Mareau, S.Kohler, S.Jeannot, F.Hasbani, R. Paulin, S.Cremer, C.Charbuillet, G.Druais, P.Scheer “Technology-Circuit Convergence for Full-SOC Platform in 28 nm and Beyond” IEDM Tech. Dig., pp.374-377, 2011. N. Arora “MOSFET Mo<strong>de</strong>ls for VLSI circuit Simulation – Theory and Practice “, Springler- Verlag Wien New York, 1993. [Auth 08] C. Auth, A. Cappellani, J.-S. Chun, A. Dalis, A. Davis, T. Ghani, G. Glass, T. Glassman, M. Harper, M. Hattendorf, P. Hentges, S. Jaloviar, S. Joshi, J. Klaus, K. Kuhn, D. Lavric, M. Lu, H. Mariappan, K. Mistry, B. Norris, N. Rahhal-orabi, P. Rana<strong>de</strong>, J. Sandford, L. Shifren, V. Souw, K. Tone, F. Tambwe, A. Thompson, D. Towner, T. Troeger, P. Van<strong>de</strong>rvoorn, C. Wallace, J. Wie<strong>de</strong>mer, C. Wiegand “45nm High-k + Metal Gate Strain-Enhanced Transistors”in VLSI Symp. Tech. Dig., 2008, pp. 128–129. [Auth 12] C. Auth, C. Allen, A. Blattner, D. Bergstrom, M. Brazier, M. Bost, M. Buehler, V. Chikarmane, T. Ghani, T. Glassman, R. Grover, W. Han, D. Hanken, M. Hattendorf, P. Hentges, R. Heussner, J. Hicks, D. Ingerly, P. Jain, S. Jaloviar, R. James, D. Jones, J. Jopling, S. Joshi, C. Kenyon, H. Liu, R. McFad<strong>de</strong>n, B. McIntyre, J. Neirynck, C. Parker, L. Pipes, I. Post, S. Pradhan, M. Prince, S. Ramey, T. Reynolds, J. Roesler, J. Sandford, J. Seiple, P. 241
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Cof (fF/µm) Cof(fF/µm) Cov (fF/µ
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