Développement de modèles pour l'évaluation des performances ...

Chapitre VI: Comparaison des performances logiques et SRAM au noeud 14-16nm.
BULK FDSOI Trigate
V dd (V) 0.8 0.8 0.8
σ Vt (V) 68 30 34
A VT (mV.µm) 2.4 1.03 1.18
SNM (V) 185.5 182 186
σ SNM (mV) 50 23 26
Area (µm²) 0.047 0.046 0.049
V MIN (V) 1.19 0.62 0.64
Figure VI-22 : Résumé des performances SRAM pour chaque architecture.
tel-00820068, version 1 - 3 May 2013
VI.D. Conclusion du chapitre
Dans ce dernier chapitre, nous avons utilisé la prédictivité de MASTAR_VA pour évaluer les performances logiques
dans une première partie, mais également SRAM dans une seconde partie de l’architecture conventionnelle sur
substrat massif, FDSOI et Trigate au nœud 16nm.
Comme dans le chapitre précédent, la première étape a été de définir les paramètres technologiques de chaque
dispositif. Ne disposant d’aucune publication présentant des dispositifs du nœud technologique 16nm, nous
avons estimé les dimensions de chaque architecture en appliquant globalement la loi de réduction de dimension
de Moore sur les architectures définies pour le nœud technologique 20nm, au chapitre V. Les paramètres
électrostatiques sont alors déterminés par MASTAR_VA et les paramètres de transport et de résistance d’accès
sont extrapolés à partir de ceux du nœud 20nm. Nous avons ensuite effectué des simulations d’anneaux
résonnants d’inverseur FanOut 3 avec une charge en sortie fixe comprise entre 0 et 10fF et en faisant varier la
tension d’alimentation. Nous avons ainsi démontré que l’architecture FDSOI avec FBB tire à nouveau avantage de
sa faible valeur de capacité pour être la plus rapide dans la plupart des configurations. L’architecture Trigate est la
plus rapide uniquement lorsque la tension d’alimentation est faible du fait de son faible DIBL et lorsque la charge
en sortie est forte car elle écrante le poids des capacités propres à l’architecture. Cependant, la puissance
dynamique, et donc la consommation dynamique de l’architecture Trigate est toujours bien plus importante que
celle du FDSOI, même avec FBB, à cause des capacités parasites importantes. La comparaison à puissance
dynamique constante est à nouveau à l’avantage de l’architecture FDSOI car une tension d’alimentation plus
importante doit lui être appliquée pour atteindre la même puissance dynamique que l’architecture Trigate. Enfin,
comme pour le nœud précédent, l’architecture conventionnelle sur substrat massif présente des performances
bien en retrait, en comparaison des architecture FDSOI et Trigate.
Pour l’estimation de performance SRAM, nous avons défini de nouveaux dispositifs pour chaque architecture car
les transistors des parties SRAM et logique d’un circuit ne subissent pas exactement les mêmes procédés de
fabrication, donc n’ont pas exactement les mêmes paramètres technologiques ni les mêmes caractéristiques
courant-tension. Les transistors de chaque architecture sont alors définis en visant une valeur de compromis
I on /I off extrapolée des performances reportées pour le nœud 20nm par [Cho 11]. Les dessins de chaque cellule
SRAM sont ensuite déterminés en visant simultanément une surface de cellule typique du nœud 16nm, qui est
extrapolée sur l’évolution des cellules SRAM industrielles avec le nœud technologique, et une valeur de marge de
bruit statique (SNM Static Noise Margin) à 185mV à la tension d’alimentation nominale du nœud 16nm, soit
V dd =0.8V, typique des technologies CMOS [Planes 08]. Pour définir les sources de variabilité dues au procédé de
fabrication, nous avons utilisé les données de la littérature puis vérifié que MASTAR_VA donnait bien les mêmes
distributions de tension de seuil que celles reportées par [GSS-b] et [GSS-c], obtenues par simulations
atomistiques. Nous avons ensuite pu effectuer 500 simulations de cellules SRAM en incluant la variabilité et
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