Développement de modèles pour l'évaluation des performances ...

Conclusion générale
Enfin, n’oublions pas les quelques limitation de notre méthodologie: MASTAR_VA ne permet pas de tenir compte
des effets de proximité (par exemple la contrainte induite par le transistor voisin qui peut modifier la mobilité), ni
des spécificités de chaque architecture concernant les interconnections métalliques.
tel-00820068, version 1 - 3 May 2013
Dans ce sixième et dernier chapitre, nous avons utilisé la prédictivité de MASTAR_VA pour évaluer les
performances logiques puis SRAM de l’architecture conventionnelle sur substrat massif, FDSOI et Trigate au nœud
16nm. Comme dans le chapitre précédent, la première étape a été de définir les paramètres technologiques de
chaque dispositif. Celles-ci ont été fixées en appliquant globalement la loi de réduction de dimension de Moore
sur les architectures définies pour le nœud technologique 20nm (chapitre V). Les paramètres électrostatiques
sont alors déterminés par MASTAR_VA et les paramètres de transport et de résistance d’accès sont extrapolés à
partir de ceux du nœud 20nm. Nous avons ensuite effectué des simulations d’anneaux résonnants d’inverseur
FanOut 3 avec une charge en sortie fixe comprise entre 0 et 10fF et en faisant varier la tension d’alimentation.
Nous avons ainsi démontré que l’architecture FDSOI avec FBB tire à nouveau avantage de sa faible valeur de
capacité pour être la plus rapide dans la plupart des configurations. L’architecture Trigate est la plus rapide
uniquement lorsque la tension d’alimentation est faible du fait de son faible DIBL et lorsque la charge en sortie
est forte car elle écrante le poids des capacités propres à l’architecture. Cependant, la puissance dynamique, et
donc la consommation dynamique de l’architecture Trigate est toujours bien plus importante que celle du FDSOI,
même avec FBB, à cause des capacités parasites importantes. La comparaison à puissance dynamique constante
est à nouveau à l’avantage de l’architecture FDSOI car une tension d’alimentation plus importante doit lui être
appliquée pour atteindre la même puissance dynamique que l’architecture Trigate. Enfin, comme pour le nœud
précédent, l’architecture conventionnelle sur substrat massif présente des performances bien en retrait, en
comparaison des architecture FDSOI et Trigate.
Pour l’estimation de performance SRAM, nous avons défini de nouveaux dispositifs pour chaque architecture car
les transistors des parties SRAM et logique d’un circuit ne subissent pas exactement les mêmes procédés de
fabrication, donc n’ont ni les mêmes paramètres technologiques ni les mêmes caractéristiques courant-tension.
Les transistors de chaque architecture sont alors définis en visant une valeur de compromis I on /I off extrapolée des
performances reportées pour le nœud 20nm par [Cho 11]. Les dessins de chaque cellule SRAM sont ensuite
déterminés en visant simultanément une surface de cellule typique du nœud 16nm et une valeur de marge de
bruit statique (SNM Static Noise Margin) à 185mV à la tension d’alimentation nominale du nœud 16nm, soit
V dd =0.8V. Pour définir les sources de variabilité dues au procédé de fabrication, nous avons utilisé les données de
la littérature puis vérifié que MASTAR_VA donnait bien les mêmes distributions de tension de seuil que celles
reportées par [GSS-b] et [GSS-c], obtenues par simulations atomistiques. Nous avons ensuite effectué 500
simulations de cellules SRAM en incluant la variabilité et extrait les distributions de SNM. Nous avons alors
démontré que l’architecture conventionnelle était très affectée par la variabilité et présente un écart type de
SNM deux fois supérieur à ceux extrait pour l’architecture FDSOI et Trigate. Enfin, nous avons proposé une
méthode pour extraire la tension minimale assurant le fonctionnement d’un réseau de cellules SRAM, notée V MIN .
Nous avons ainsi démontré que l’architecture conventionnelle sur substrat massif présente une valeur de V MIN
supérieure à la tension d’alimentation nominale (V MIN =1.19V>0.8V=V dd ) et qu’elle ne peut donc pas assurer le
fonctionnement d’un réseau de cellules SRAM pour le nœud technologique 16nm du fait d’une trop grande
sensibilité à la variabilité due au procédé de fabrication. Les valeurs de V MIN extraites pour les architectures FDSOI
et Trigate sont quant à elle très proches (~0.6V). Elles fournissent donc des cellules SRAM fonctionnelles au
nœud 16nm présentant une robustesse à la variabilité similaire.
Afin de poursuivre la miniaturisation après le nœud 20nm, la question du choix de l’architecture sera primordiale.
Nous savons d’ores et déjà que l’architecture conventionnelle ne sera plus utilisée mais la question reste ouverte
pour l’architecture FDSOI ou l’architecture Trigate.
Le passage à l’architecture FDSOI est une rupture technologique, mais une rupture que l’on peut qualifier de
légère. En effet, si on fait omission du changement de substrat, un transistor FDSOI est très semblable à un
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