Développement de modèles pour l'évaluation des performances ...

SCE (mV)
DIBL (mV)
SCE (mV)
DIBL (mV)
Chapitre II: Modélisation analytique des caractéristiques statiques des différentes architectures CMOS.
II.B.3. Effets canaux courts (SCE) et DIBL
Comme pour l’architecture conventionnelle sur substrat massif, nous allons utiliser la VDT pour modéliser l’effet
canal court SCE et le DIBL. Dans un transistor FDSOI, le canal est non dopé et on peut considérer que le potentiel
dans le canal, donc le long de la cathode virtuelle, est constant et vaut, au seuil, ϕ sth . On peut écrire l’expression
du dopage effectif correspondante :
( √ ) Eq. II-77
Dans un transistor FDSOI, le canal est d’épaisseur t si et est totalement déplété. Nous pouvons donc considérer
que la profondeur de déplétion vaut t si . En procédant comme dans le cas du transistor sur substrat massif
(II.A.3.b), on obtient les expressions de l’effet canal court et du DIBL (noté DIBL VDT ):
Eq. II-78
Eq. II-79
tel-00820068, version 1 - 3 May 2013
Où 0.7 est un paramètre d’ajustement, déterminé par simulations numériques. Pour éprouver notre méthode,
nous comparons les valeurs des paramètres SCE et DIBL obtenues par notre modèle analytique simple à des
simulations numériques 2D [Synopsys].
300
200
100
0
GPN
t box =5nm
t si =5nm
t si =10nm
t si =15nm
t si =20nm
modèle
simulation
0 50 100 150
a) L(nm)
b)
200
150
100
50
0
GPN
t box =145nm
t si =5nm
t si =10nm
t si =15nm
t si =20nm
modèle
simulation
0 50 100 150
c) L(nm)
d)
L(nm)
Figure II-21 : Tracé du SCE et du DIBL d’un NMOS avec un plan de masse de type N en fonction de la longueur
de grille L pour une EOT de 1nm et pour différentes valeurs de t si (5, 10, 15 et 20nm). a) SCE pour t box=5nm,
b) SCE pour t box=145nm, c) DIBL pour t box=5nm et d) DIBL pour t box=5nm
300
200
100
500
450
400
350
300
250
200
150
100
50
0
0
GPN
t box =5nm
t si =5nm
t si =10nm
t si =15nm
t si =20nm
modèle
simulation
0 50 100 150
L(nm)
GPN
t box =145nm
t si =5nm
t si =10nm
t si =15nm
t si =20nm
modèle
simulation
0 50 100 150
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