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Développement de modèles pour l'évaluation des performances ...

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Capa (fF/µm)<br />

Capa (fF/µm)<br />

Chapitre III: Evaluation analytique <strong>de</strong>s capacités parasites dans les structures CMOS.<br />

Cette expression est intégrable analytiquement:<br />

( ) Eq. III-85<br />

Nous étudions uniquement l’intervalle d’angle <strong>de</strong> facettes compris entre 45° et 90° (90° correspondant au cas<br />

traité en III.C.6), typique <strong>de</strong>s épitaxies silicium effectuées sur substrat (100), en procédant à <strong>de</strong>s simulations 2D<br />

avec <strong>de</strong>s variations <strong>de</strong> hauteur d’épitaxie (H epi ) et d’angle <strong>de</strong> facettle (α) par pas <strong>de</strong> 15°. La Figure III-33 montre la<br />

somme <strong>de</strong>s capacités grille-épitaxie facettée et <strong>de</strong> bords externes. On peut remarquer que le modèle reproduit<br />

bien l’impact <strong>de</strong>s variations d’épaisseur d’espaceur et d’angle <strong>de</strong> facette.<br />

0.30<br />

0.25<br />

0.20<br />

Modèle<br />

Simulations numériques<br />

t 1 =5nm<br />

0.20<br />

0.15<br />

Modèle<br />

Simulations numériques<br />

t 1 =10nm<br />

tel-00820068, version 1 - 3 May 2013<br />

a) b)<br />

Figure III-33 : Comparaison <strong>de</strong>s valeurs <strong>de</strong> la somme C of+C gepiflat, obtenue par notre modèle et par simulation<br />

numériques FlexPDE <strong>pour</strong> <strong>de</strong>s variations d’angle <strong>de</strong> facette, d’épaisseur d’espaceur et <strong>de</strong> hauteur d’épitaxie.<br />

Cette expression (Eq. III-85) peut être aisément adaptée au cas <strong>de</strong>s dispositifs non planaires.<br />

III.E.2.<br />

0.15<br />

0.10<br />

45 60 75 90<br />

Facet angle (°)<br />

Espaceur multi-couche<br />

0.10<br />

45 60 75 90<br />

Facet angle (°)<br />

Nous avons considéré précé<strong>de</strong>mment que l’espaceur entre grille et contact était composé d’un unique matériau,<br />

ce qui n’est pas le cas <strong>pour</strong> un transistor « réel ». En effet, il y a habituellement une couche d’arrêt <strong>de</strong> gravure en<br />

SiO 2 entre la grille et l’espaceur nitrure. De plus, dans une approche « gate last » il y a une couche <strong>de</strong> diélectrique<br />

haute permittivité sur les flancs <strong>de</strong> grille, entre le métal <strong>de</strong> la grille et l’espaceur. La modélisation <strong>de</strong> la structure<br />

d’espaceur à <strong>de</strong>ux couches est effectuée en définissant <strong>de</strong>s structures équivalentes, qui vont dépendre <strong>de</strong>s<br />

valeurs <strong>de</strong>s permittivités <strong>de</strong>s couches ε 1 et ε 2 .<br />

ε 1> ε 2 , la composante à électro<strong>de</strong> perpendiculaire (C of ) est confinée près <strong>de</strong> la grille et est négligeable dans<br />

le second espaceur.<br />

ε 1< ε 2 , la composante à électro<strong>de</strong> perpendiculaire (C of ) est inclue dans les <strong>de</strong>ux couches.<br />

Ceci conduit aux <strong>de</strong>ux structures équivalentes représentées sur la Figure III-34.<br />

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