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Fuite de grille (A/cm²) Chapitre I: Le transistor MOSFET: fonctionnement, miniaturisation et architectures. I.C.3.c) Correction du formalisme Avec l’introduction des épaisseurs équivalentes (EOT et t inv ), tenir compte de la polydéplétion et du darkspace par l’intermédiaire des équations précédemment développées est très simple. Remarquons d’abord que la polydéplétion existe en régime de déplétion et d’inversion (i.e V g >0 pour un NMOS, V g V t , comme I on par exemple. EOT pour tous les autres paramètres (V t , DIBL, S..). tel-00820068, version 1 - 3 May 2013 I.C.3.d) Fuites de grille Nous venons de voir que pour les technologies CMOS avancées (t ox
Délai (ps) xxx Chapitre I: Le transistor MOSFET: fonctionnement, miniaturisation et architectures. Contact Source C j Substrat C pcca C corner espaceur C of C ov Grille Drain C corner Grille C corner Active a) b) Figure I-22 : Représentation des capacités parasites sur une vue en coupe (a) et une vue de dessus (b). STI C corner tel-00820068, version 1 - 3 May 2013 [Wei 11] propose un modèle simple pour évaluer chacune des composantes puis trace leur évolution en fonction de l’année, d’après les données de le feuille de route ITRS [ITRS] (Figure I-23-a). On remarque que le poids des parasites sur la capacité totale du dispositif augmente de nœud en nœud et ne doivent pas être négligés car leur somme est déjà égale à C gc (c’est-à-dire C ox ) pour l’année 2010. Afin d’évaluer leur impact sur le délai de l’inverseur (et donc sur la vitesse d’un circuit) [Wei 11] propose une méthode pour évaluer la capacité équivalente C eff du transistor comprenant les capacités parasites. Le délai peut alors être obtenu par l’équation : Eq. I-57 La Figure I-23-b montre la variation du délai de l’inverseur avec le nœud technologique évaluée avec l’équation I- 40 (donc sans prise en compte des capacités parasites) et avec l’équation I-55 (donc avec prise en compte des capacités parasites). Ce graphe démontre l’importance de tenir compte des capacités parasites dans les estimations de performances circuit d’une technologie CMOS. Capacité normalisée par rapport à C gc 2 1 0 2010 2013 2016 Année Extrait de [Wei 11] xxx Extrait de [Wei 11] 32nm 22nm 16nm Nœud technologique a) b) Figure I-23 : a) Représentation des capacités du transistor normalisées par la capacité grille-canal C gc (i.e. C ox) en fonction de l’année selon les spécifications de l’ITRS. b) tracé de l’évolution du délai avec le nœud technologique avec (courbe bleue) et sans (courbe noire) prise en compte de parasites. Ces deux graphes sont extraits de [Wei 11]. 10 1 0.1 39
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Ids (mA/µm) Chapitre IV: Applicati
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