mikroschemÃ…Â³ technologijÃ…Â³ analizÃ„Â— - Vilniaus Gedimino technikos ...

More documents

Recommendations

Info

6. DVIPOLIŲ TRANZISTORIŲ GAMYBOS TECHNOLOGINIŲ PROCESŲ PROJEKTAVIMAS IR ANALIZĖ rodų aprašymas, tranzistoriaus konstrukcinių parametrų analizė, voltamperinių charakteristikų modeliavimas ir tyrimas. Planarinės epitaksijos dvipolio n+pn tranzistoriaus bei kitų puslaidininkinių struktūrų technologinius procesus su Silvaco TCAD programiniu paketu modeliuoti galima pasirinkus Athena programą. Tai atliekama Deckbuild programos viršutiniame išrinkties lange įrašius tokį programinį kodą: # Pasirenkama Athena modeliavimo programa go athena Plokštelės srities matmenų ir modeliavimo tinklelio įvedimas. Puslaidininkines struktūras ir jų technologinius procesus modeliuoti pradedama nuo plokštelės / padėklo matmenų aprašo. Kadangi šiuolaikinių silicio plokštelių didžiausias skersmuo yra net 300 mm, o vieno tranzistoriaus geometrija yra kelių ar keliolikos mikrometrų, todėl modeliuoti yra pasirenkama tik ta plokštelės dalis, kurioje bus formuojamos tranzistoriaus struktūros. Plokštelės matmenys yra nurodomi abscisių bei ordinačių ašyse. Mūsų modeliuojamo tranzistoriaus pradinis abscisių ašies taškas bus 0 µm, galutinis – 24 µm, o ordinačių pradinis taškas – 0 µm, galutinis – 4 µm. Vėliau suformuojamas aprašytos plokštelės tinklelis (angl. mesh, grid line). Jis yra būtinas, kadangi Athena paprogramėje skaičiavimai atliekami taikant baigtinių elementų metodą. Šio metodo metu, abscisių ir ordinačių tinklelio susikirtimo taškuose yra sprendžiamos diferencinės bei integralinės lygtys, todėl, kuo tinklelis bus tankesnis, tuo tikslesni bus ir skaičiavimai. Tačiau reikėtų atkreipti dėmesį, kad tinklelio tankumas lemia skaičiavimo trukmę, t. y. kuo jis tankesnis, tuo ilgesnė skaičiavimo trukmė. Atsižvelgiant į projektuojamo tranzistoriaus struktūros modeliavimo tikslumą ir skaičiavimo trukmę, tolimesniems skaičiavimams yra pasirinktas toks tinklelis: abscisių ašyje, ties 0 µm ir 121
6. DVIPOLIŲ TRANZISTORIŲ GAMYBOS TECHNOLOGINIŲ PROCESŲ PROJEKTAVIMAS IR ANALIZĖ 24 µm taškais, bus 0,5 µm žingsnio tinklelis, o ties 6 µm ir 18 µm taškais žingsnio tinklelis bus tankesnis – 0,1 µm, nes šiame intervale bus kuriamos tranzistoriaus pn sandūros, panašiai ordinačių ašyje ties plokštelės paviršiumi parenkamas 0,1 µm žingsnio tinklelis, o ties 4 µm – 0,5 µm. Pasirinktos plokštelės ir jos tinklelio aprašo programinis kodas yra toks: # Plokštelės matmenų ir tinklelio įvedimas x ašyje line x loc=0.0 spacing=0.5 line x loc=6.0 spacing =0.1 line x loc=18.0 spacing =0.1 line x loc=24.0 spacing =0.5 # Plokštelės matmenų ir tinklelio įvedimas y ašyje line y loc=0.0 spacing =0.1 line y loc=4.0 spacing =0.5 Silicio plokštelės parametrų nustatymas. Vėliau nurodoma plokštelės medžiaga ir jos kristalografinė gardelė, legiruojančios priemaišos bei jų koncentracija arba padėklo savitoji ρ varža. Pasirinkta silicio (Si) plokštelė, kurios kristalografinė gardelė – (100), legiruota boru, o savitoji varža – ρ = 10 W×cm. Tokios silicio plokštelės aprašo kodas yra toks: # Legiruota boru silicio plokštelė, kurios savitoji # varža ρ=10 W×cm init silicon orient=100 boron resistivity=10 two.d Paslėptojo sluoksnio formavimas. Paruošus Si plokštelės paviršių, vykdomas 10 minučių trukmės terminio oksidavimo procesas drėgno deguonies atmosferoje, esant 1100 ºC temperatūrai. Terminio oksidavimo drėgname deguonyje programinis kodas yra toks: # Terminis oksidavimas drėgname deguonyje 122
Page 1 and 2:
Romualdas NAVICKAS Vaidotas BARZDĖ
Page 3 and 4:
R. Navickas, V. Barzdėnas. Mikrosc
Page 6 and 7:
ĮVADAS Įvadas Jau sukako 50 metų
Page 8 and 9:
ĮVADAS Taigi žodį nanotechnologi
Page 10 and 11:
ĮVADAS fotolitografiją, plėveli
Page 12 and 13:
1. BENDRIEJI NURODYMAI 1. Bendrieji
Page 14 and 15:
1. BENDRIEJI NURODYMAI Sunkumai ren
Page 16 and 17:
1. BENDRIEJI NURODYMAI projektų sk
Page 18 and 19:
1. BENDRIEJI NURODYMAI 6. Tekste ne
Page 20 and 21:
2. VIENPOLIŲ PLANARIŲJŲ SILICIO
Page 22 and 23:
Page 24 and 25:
Page 26 and 27:
Page 28 and 29:
Page 30 and 31:
Page 32 and 33:
Page 34 and 35:
Page 36 and 37:
Page 38 and 39:
Page 40 and 41:
Page 42 and 43:
Page 44 and 45:
Page 46 and 47:
Page 48 and 49:
Page 50 and 51:
Page 52 and 53:
Page 54 and 55:
Page 56 and 57:
Page 58 and 59:
Page 60 and 61:
3. DVIPOLIŲ TRANZISTORIŲ GAMYBOS
Page 62 and 63:
Page 64 and 65:
Page 66 and 67:
Page 68 and 69:
Page 70 and 71:
Page 72 and 73: 4. TECHNOLOGINIŲ PROCESŲ MODELIAV
Page 74 and 75: 4. TECHNOLOGINIŲ PROCESŲ MODELIAV
Page 76 and 77: 5. VIENPOLIŲ PLANARIŲJŲ SILICIO
Page 124 and 125: 6. DVIPOLIŲ TRANZISTORIŲ GAMYBOS
Page 144 and 145: APIBENDRINIMAS paslėptojo sluoksni
Page 146 and 147: PRIEDAI Priedai 1. TonyPlot tekstin
Page 148 and 149: PRIEDAI 2. TonyPlot tekstinis nusta
Page 150 and 151: PRIEDAI 3. TonyPlot tekstinis nusta
show all

mikroschemÃ…Â³ technologijÃ…Â³ analizÃ„Â— - Vilniaus Gedimino technikos ...

Create successful ePaper yourself

Delete template?

Save as template?