DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Abbildung 68: Speedchart-Diagramm VIDEO/RELOAD/RL ARBIT<br />
RL_ARBIT<br />
REF<br />
Subdiag Actions of <br />
A: REFPFNR_ot :=REF_PFNR;<br />
REFRQNR_ot :=REF_RQNR;<br />
HCMEN6_ot :=HC_MEN6;<br />
HCMLR6_ot :=HC_MLR6 mod 65536;<br />
HCMEN10_ot :=HC_MEN10;<br />
HCMLR10_ot :=HC_MLR10 mod 65536;<br />
A: REF_ack:=’0’;<br />
T4 #2<br />
T6 #0<br />
T5<br />
C: REF_PFNR/=REF_RQNR<br />
and RELAT6=’0’<br />
and MLRAT6=’0’<br />
and ARB_busy=’0’<br />
A: REF_ack:=’1’;<br />
C: ((REF_RQNR +16 -REF_PFNR) mod 16) > 12<br />
-- more than 12 refresh cycles lagging<br />
and ARB_busy=’0’<br />
A: REF_ack:=’1’;<br />
entry<br />
T1<br />
stdby<br />
A: SMR_ack:=’0’;<br />
T3<br />
T2 #1<br />
C: SRE=’1’ and RLE=’1’<br />
and SMR_request=’1’<br />
and ARB_busy=’0’<br />
A: SMR_ack:=’1’;<br />
SMR<br />
Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Anhang C.2<br />
Seite 101
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