DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
ASYNC_ACT
Subdiag Actions of
A: -- asynchronous delays
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
MSC_del0:=’1’ when SADJ="00" else ’0’;
MSC_del2:=’1’ when SADJ="01" else ’0’;
MSC_del4:=’1’ when SADJ="10" else ’0’;
MSC_del8:=’1’ when SADJ="11" else ’0’;
MTR_del0:=’1’ when TADJ="00" else ’0’;
MTR_del2:=’1’ when TADJ="01" else ’0’;
MTR_del4:=’1’ when TADJ="10" else ’0’;
MTR_del8:=’1’ when TADJ="11" else ’0’;
LD_del0 :=’1’ when LDADJ="00" else ’0’;
LD_del2 :=’1’ when LDADJ="01" else ’0’;
LD_del4 :=’1’ when LDADJ="10" else ’0’;
LD_del8 :=’1’ when LDADJ="11" else ’0’;
-- test outputs
R_CONF_out :=R_CONFIG;
R_4_out :=R_4;
MBW_ot :=MBW;
HBW_ot :=HBW;
PATTN_ot :=PATTN;
ADin_ot :=AD_in;
ASin_ot :=AS_in;
DSin_ot :=DS_in;
BSin_ot :=BS_in;
RSin_ot :=RS_in;
HWEin_ot :=HWE_in;
Rdyout_ot :=Rdy_out;
-- RAM interface
RCA_out :=RCA_ict;
RAS_out :=RAS_ict;
CAS_out :=CAS_ict;
MD_out :=D_ict;
MWE_out :=MWE_ict;
MOE_out :=MOE_ict;
MD_oe :=DOE_ict;
ACS_out(3):=AUX(3) when ACS(3)=’1’ -- out port
else ACS_ict(3); -- aux. CS
ACS_out(2):=AUX(2) when ACS(2)=’1’ -- out port
else ACS_ict(2); -- aux. CS
ACS_out(1):=AUX(1) when ACS(1)=’1’ -- out port
else ACS_ict(1); -- aux. CS
ACS_out(0):=AUX(0) when ACS(0)=’1’ -- out port
else ACS_ict(0); -- aux. CS
Abbildung 114: Speedchart-Diagramm TIM/ASYNC ACT
Anhang D.2
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