DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 3.2
Seite 15
Vertikalzähler wurde daher beim TI-34020 so beschaltet, daß er in manchen Phasen des vertikalen
Timings zweimal pro Zeile erhöht wird, was in Abbildung 10 zu sehen ist. Aus Kompatibilitätsgründen
wurde das Verhalten des Zählers exakt vom TI-34020 übernommen.
Auch VBLANK (vgl. Abb. 11) zeigt ein ungewöhnliches Verhalten. Die erste angezeigte Bildschirmzeile
(Zeile 0 im geraden Halbbild) beginnt erst in der horizontalen Bildschirmmitte (hier
wird VBLANK inaktiv ’1’), und die letzte Zeile des ungeraden Halbbildes endet in der Bildmitte
(VBLANK wird aktiv ’0’). Aus Abbildung 8 wird jedoch deutlich, daß der sichtbare Bildschirmbereich
aufgrund der Schräglage der Zeilen anderenfalls schief wirken würde.
Abbildung 11: Die erste und letzte Zeile
stehen komplett im Speicher, durch Blanking
werden sie jedoch nur zur Hälfte angezeigt.
Das VBLANK-Signal wechselt
dabei in der Mitte einer Bildschirmzeile
seinen Zustand.
✻
VBLANK
=’1’
❄
✛ ✲
HBLANK=’1’
CBLANK=’1’
interlaced NTSC odd filed
CBLANK
✻
VBLANK
=’1’
❄
✛ ✲
HBLANK=’1’
CBLANK=’1’
interlaced NTSC even field
Die Länge des VSYNC-Pulses entspricht bei NTSC einem ganzzahligen Vielfachen der Zeilenlänge,
jedoch liegen sein Start- und Endpunkt je nach Halbbild abwechselnd in den Zeilenmitten und an
den Zeilenanfängen.
Das CSYNC-Signal schließlich macht im Halbbildbetrieb eine Aufteilung einer Vertikalperiode in
mehrere Phasen nötig. In der Bildphase (vgl. Abb. 12 und 13) ist CSYNC mit HSYNC identisch.
In der Serrationsphase werden auf CSYNC längere Serrationspulse ausgegeben, die bei richtiger
Programmierung des HESERR-Registers so lange inaktiv ’1’ sind, wie HSYNC aktiv ’0’ ist. Sie
werden zweimal pro Zeile ausgegeben, damit sichergestellt ist, daß bei beiden Halbbildern fallende
Flanken von CSYNC am Zeilenanfang auftreten, die einen horizontalen Strahlrücklauf einleiten
können. In den Equalisationsphasen schließlich werden zweimal pro Zeile Equalisationspulse erzeugt,
die die halbe Länge der HSYNC-Pulse haben. Da der Monitor die VSYNC-Information
aus dem CSYNC-Signal über einen Tiefpaß extrahiert, verbessert die Verkürzung der Pulse die
Flankensteilheit des gewonnenen VSYNC-Signals.
Abbildung 12: Im Halbbildbetrieb gibt
es fünf Phasen vertikalen Timings. Die
Serrations- und Bildphase sind bereits
vom Vollbildbetrieb her bekannt. Die
Länge der Serrationsphase entspricht bei
NTSC einem ganzzahligen Vielfachen der
Zeilenlänge. Neu sind die Equalisationsphasen,
die gleich lang sind.
Serration ”000”
Equalis. II ”011”
Bild I ”110”
Bild II
Equalis. I
”111”
”010”
interlaced NTSC odd filed
IPHASE
Serration
Equalis. II
Bild I
Bild II
”000”
”011”
”110”
”111”
Equalis. I ”010”
interlaced NTSC even field