DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 4.5 Seite 34 Unter Verwendung der Signale zur Anmeldung von Reloads können nun kurze Bus-Zugriffe genehmigt werden, falls keines der Signale RALAT6 und MLRAT6 gesetzt ist, während lange Zugriffe (mit mehr als 6 Zyklen) nur genehmigt werden, wenn auch RELAT10 und MLRAT10 inaktiv sind. Zugriffe, die länger als 10 Zyklen dauern, werden für die Durchführung der Reloads und Refreshs unterbrochen und danach fortgesetzt, wobei nach der Unterbrechung ein neuer RAS-Zyklus erforderlich werden kann. Die Freigabe von Refreshs und von Split Midline Reloads erfolgt bisher, ohne daß eine Bus-Freigabe durch die Controller-Einheit abgewartet wird (Diagramm RL ARBIT, S. 101, T4, T6 und T2), damit ein unabhängiger Test der Einheiten möglich wird. 4.5.6 Modellierung eines Video-RAMs Um bei den Simulationsergebnissen zusätzlich zu den Verläufen der Steuersignale für die RAMs konkrete Aussagen über das Verhalten und das Innenleben der RAMs zu erhalten, wurde im Speedchart-Design ein an TIM angeschlossenes Video-RAM des Typs Toshiba TC 524258 [11] modelliert. Dies war nicht nur in der Entwicklungsphase hilfreich, sondern beweist auch anhand der gewonnenen Aussagen über die von den Schieberegistern ausgegebenen Daten, daß die Reload-Logik einwandfrei funktioniert. So sind beispielsweise in Abbildung 77 (S. 110) die Signale SR ROW und SR CNT zu erkennen, die die RAM-Zeile und die SR-Position der gerade ausgegebenen Daten wiedergeben. Es ist zu sehen, daß der frühe Midline Reload (rechts) tatsächlich im richtigen Augenblick erfolgt (Übergang von Zeile 0x005, TAP 0x1FF auf Zeile 0x006, TAP 0x000). Die Zustandssteuerung des VRAM-Modells ist im Speedchart-Diagramm VR RAM (S. 86) zu sehen. Ein CAS-vor-RAS-Zyklus wird als Refresh interpretiert, RAS-CAS-Zyklen entsprechen Schreib-, Lese- oder Reload-Zugriffen, die in den untergeordneten Diagrammen TRANSFER (S. 87) und READ WRITE (S. 88) behandelt werden. Die Art des Zugriffs richtet sich dabei nach den Zuständen der Signale MWE, MSF, MSE und MOE bei der fallenden Flanke von RAS. Im Diagramm READ WRITE werden Schreib- und Lesezugriffe einschließlich der speziellen Fähigkeiten des RAMs modelliert. Hierzu zählen der Fast-Page-Mode (Zugriff auf mehrere Worte einer Zeile in einem gemeinsamen RAS-Zyklus), Mask Write (maskiertes Schreiben von Bits), Block Write (Schreiben von bis zu vier Worten in einem Zugriff) und Flash Write (Schreiben einer gesamten Speicherzeile in einem Zugriff). Für die Block-Write- und Flash-Write-Funktionen kommen die Daten aus einem Color-Register, in das sie zuvor geschrieben werden müssen. Durch die Zustands-Namen und die ausgegebenen Klartext-Meldungen ist das Diagramm weitgehend selbsterklärend. Damit auch das synthetisierte Modell noch Informationen liefern kann, werden diese nicht nur als Texte, sondern auch als Signale ausgegeben. Die Variable A RAMw wird bei Schreibzugriffen, A RAMr bei Lesezugriffen auf einen Wert gesetzt, der codiert die Art des durchgeführten Zugriffs kennzeichnet. Gleichzeitig stehen an A ROW, A COL, A WM1 und A DATA Informationen über Zeile, Spalte, Schreib-Maske und Daten während des Zugriffs zur Verfügung. Im Diagramm TRANSFER werden entsprechend die Reload-Zugriffe behandelt. Hier wird über die Variable A SAM die Art des Zugriffs codiert ausgegeben; A ROW und A TAP zeigen Zeile und Spalte beim Zugriff an. Zusätzlich wurde der SR-Zähler implementiert, der mit jeder steigenden Flanke von MSC erhöht wird. Dies wird im Diagramm VR SAM (S. 89) gesteuert. Die Variablen SR ROW und SR CNT repräsentieren stets Zeile und Position der Daten, die momentan am Ausgang des Schieberegisters ausgegeben werden. Dies erlaubt eine optimale Kontrolle der Funktion der VRAM-Reload-Einheit.
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer 5 Die Controller-Einheit 5.1 Aufgaben der Controller-Einheit Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 5.2 Seite 35 Aufgabe der Controller-Einheit als Schnittstelle zur Peripherie ist es, das Host- und das Speicherinterface so zu verwalten, daß Zugriffe des Hosts auf die TIM-internen Register und auf den extern angeschlossenen Speicher möglich sind. Dabei sollen beide Schnittstellen möglichst flexibel gehalten werden. Unterstützt werden sollen dabei • nicht-gemultiplexte Host-Schnittstellen (mit getrenntem Adreß- und Datenbus) und gemultiplexte Host-Schnittstellen (mit gemeinsamem Adreß- und Datenbus), • Host-Schnittstellen nach der NUBUS-Konvention (mit vertauschter Byte-Anordnung in der Datenphase), • unabhängig voneinander einstellbare Breiten von Host- und Speicherbus (8, 16 oder 32 Bit), • Speicher-Zugriffe im “Fast Page Mode”, wobei in einem RAS-Zyklus mehrere Zugriffe erfolgen können • sowie bis zu vier Speicher-Ebenen mit je vier Bänken von DRAMs oder VRAMs, deren Adreßlänge (Größe) getrennt einstellbar ist. Außerdem muß die Controller-Einheit die Adreßrechnung für die angeschlossenen RAMs durchführen, damit der Host in einem linearen Adreßraum auf sie zugreifen kann. Der Refresh der RAMs wird entgegen der Aufgabenstellung nicht von der Controller-Einheit, sondern von der VRAM-Reload-Einheit durchgeführt (vgl. Abschnitt 4.5.4). 5.2 Host-Zugriffe 5.2.1 Handshake bei Host-Zugriffen Damit der Host bei seinen Zugriffen auf den Grafikprozessor erkennen kann, wann ein Datentransfer abgeschlossen werden kann und wann TIM in der Lage ist, weitere Daten anzunehmen oder bereitzustellen, ist ein Handshake notwendig, der über das RDY-Signal erfolgt. Während des Resets ermittelt TIM den Pegel der RDY-Leitung, anhand dessen der aktiven Pegel des Signals festgelegt wird. Dabei wird davon ausgegangen, daß RDY beim Reset inaktiv ist. Die genaue Funktion des RDY-Signals wird in den folgenden Abschnitten für verschiedene Zugriffsarten beschrieben. Dabei wird davon ausgegangen, daß ein FIFO-Puffer (first in, first out) für zu schreibende Daten vorhanden ist. 5.2.2 Host-Zugriffe bei gemultiplextem Bus Schreibzugriffe verlaufen bei gemultiplexten Bussen gemäß Abbildung 24. In der Adreßphase legt der Host zunächst ( ❤ 1 ) die Adresse auf den gemeinsamen Adreß- und Daten-Bus AD. Gleichzeitig wird festgelegt, ob der Speicher (RS=’1’) oder ein Register (RS=’0’) geschrieben wird, und die Datenbyte-Maske auf BS ausgegeben. Es wird HWE=’0’ gesetzt, was einen Schreibzugriff kennzeichnet. Diese Daten werden von TIM mit der fallenden Flanke von AS übernommen ( ❤ 2 ).
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Seite 83 und 84: Abbildung 50: Speedchart-Diagramm V
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Technische Universität Berlin Inst
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Abbildung 54: Speedchart-Diagramm V
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Abbildung 70: Video-Timing-Signale
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Abbildung 72: Video-Timing-Signale
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Midline Reload kurz vor Zeilenende
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Abbildung 76: VRAM-Reload-Signale f
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Newline Reload (Zeile 00F, TAP 1F8)
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Abbildung 80: Hierarchie der Contro
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Abbildung 105: Speedchart-Diagramm
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Abbildung 115: Schreib- und Lesezug
Seite 147 und 148:
Abbildung 117: Schreib- und Lesezug
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Abbildung 119: Speicherzugriffe bei
Seite 151 und 152:
Abbildung 121: Speicherzugriffe bei
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