DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
5.6 Realisierung in Speedchart-VHDL
5.6.1 Steuerung von Host-Zugriffen
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 5.6
Seite 42
Die Steuerung aller Host-Zugriffe auf den Grafikprozessor – des Lesens und Schreibens von Registern
oder Speicherinhalten – erfolgt im Diagramm TIM ACCESS (Seite 120).
Mit der fallenden Flanke von AS werden die Adresse, die Daten (bei nicht-gemultiplextem Bus),
das Register-Select-Signal RS und die Byte-Select-Signale BS3 bis BS0 in interne Register (in die
Variablen A lat, D lat, RS lat und BS lat) übernommen (T5). Bei Host-Busbreiten unter 32 Bit
werden zur Bestimmung der Byte-Select-Signale auch die unteren Adreßleitungen herangezogen,
da in diesem Fall eine Umsetzung des Zugriffs auf eine interne Datenbreite von 32 Bit
geschieht, wobei nur die adressierten 1 oder 2 Bytes des Langworts über die BS-Signale freigegeben
werden. Der weitere Zugriff wird auf diese Weise vereinfacht, da weitere Fallunterscheidungen nicht
mehr nötig werden.
Abhängig vom Zustand des HWE-Signals bei der fallenden Flanke von AS wird ein Lese- oder
Schreibzugriff durchgeführt (T1, T13). Bei gemultiplexten Bussen (RS MUX=’1’) wird vorher auf
die fallende Flanke von DS gewartet. In Abhängigkeit vom Signal RS lat wird dann ein Registerzugriff
oder ein Speicherzugriff eingeleitet.
Registerzugriffe erfolgen in den untergeordneten Diagrammen REG READ (S. 121) und
REG WRITE (S. 122). Während die Register in REG READ als Langworte gelesen werden,
aus denen anschließend evtl. die richtigen Bytes ausgewählt werden, dürfen in REG WRITE nur
die Bytes geschrieben werden, die über die BS-Signale freigegeben wurden. Eine Besonderheit bilden
einige Register, die nur gelesen werden können, sowie einige Konfigurations-Register, die durch
eine Verriegelung vor unbefugtem Beschreiben geschützt werden können: Ein Schreiben ist nicht
möglich, wenn das LOCK-Bit im CONFIG-Register gesetzt ist. Der Schutz kann jedoch durch
Schreiben einer bestimmten Byte-Folge in das CONFIG-Register aufgehoben werden (T3).
Bei Schreibzugriffen auf den Speicher werden Daten, Adresse und BS-Signale im FIFO-Puffer
für zu schreibende Daten abgelegt (T10) und der Host-Zugriff sofort beendet. Das Beschreiben der
RAMs übernimmt eine andere Einheit (s. Abschnitt 5.6.3). Falls der FIFO-Puffer voll ist, wird so
lange gewartet, bis wieder Platz zum Ablegen des aktuellen Langworts ist.
Bei Lesezugriffen auf den Speicher hingegen muß immer gewartet werden, bis der Schreibpuffer
leer ist, da anderenfalls Unstimmigkeiten bei Schreib- und Lese-Zugriffen auf die gleichen
Daten auftreten könnten. Zur Anforderung der zu lesenden Daten wird die Adresse in A READ
abgelegt und MEM READ auf ’1’ gesetzt. Wenn die Daten bereitstehen, erfolgt die Rückmeldung
(READ DONE=’1’) von der Speicherzugriffs-Einheit (Abschnitt 5.6.3). Daraufhin wird der
Host-Zugriff abgeschlossen.
Der Handshake über das RDY-Signal erfolgt in T14, T17 und T15 gemäß der Beschreibung in
Abschnitt 5.2.
In einem asynchronen Block (Seite 120 rechts) erfolgt für die oben beschriebenen Zugriffe die Umsetzung
der Schreib- und Lese-Daten auf die Host-Busbreite. Bei 8 Bit Host-Busbreite
z. B. werden die Daten vom Host auf allen vier Bytes des TIM-internen Daten-Langworts DATA IN
wiedergegeben, von denen nur eines über BS zum Schreiben freigegeben wird. Die von TIM auszugebenden
Daten werden anhand der untersten zwei Adreßbits aus dem internen Langwort DATA OUT
ausgewählt und auf D7...D0 des Host-Busses ausgegeben. Bei 32 Bit Host-Busbreite erfolgt keine
Umsetzung. Ist jedoch das NUBUS-Bit gesetzt, erfolgt eine Vertauschung der Bytes in der Datenphase.