DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 7.4
Seite 58
Der Umgang mit VHDL2000 war meist unproblematisch, extrem schwierig war jedoch die Ortung
von Fehlern. Wurden Einschränkungen [5] von VHDL2000 (die nicht im Handbuch stehen) im
Speedchart-Design nicht beachtet, stellte VHDL2000 die Funktion ein und meldete einen “assertion
error” ohne Angabe einer Zeilennummer und ohne nähere Erklärung der Art des Fehlers. Insbesondere
bei der Verwendung von n-Bit-Integer-Variablen, die in VHDL als Untertypen des Typs
Integer definiert werden, traten Probleme auf. Während z. B. bei einem 8-Bit-Rückwärtszähler auf
Gatterebene automatisch ein Zählerüberlauf vom Wert 0 auf 255 stattfindet, erwartet VHDL2000
die Syntax “count:=(count + 255) mod 256”, nicht “count:=(count - 1) mod 256”. Warum
VHDL2000 bei der Subtraktion, nicht aber bei der Addition eine Überschreitung des Wertebereichs
feststellt, entzieht sich zwar jeder Logik, das Problem ist damit aber gelöst. Zuweisungen
und Vergleiche von Integers und Bit-Vektoren sind teilweise ähnlich problematisch.
Auf Gatterebene konnten die von Silcsyn erzeugten Schaltungen mit CADAT2000 simuliert
werden. Dabei konnten die Netzlisten von Silcsyn direkt übernommen werden, nicht jedoch die
von Speedchart erzeugten Testmuster. Testmuster im korrekten Format mußten aus VHDL2000
heraus erzeugt werden. Anschließend war eine Nachbearbeitung mit selbstgeschriebenen Konvertierungsprogrammen
nötig, da die Signalnamen unter CADAT auf acht Großbuchstaben beschränkt
sind.
Als sehr angenehm erwies sich, daß die Benutzeroberfläche von CADAT mit der von VHDL2000
übereinstimmt. Dies erleichterte den visuellen Vergleich der Simulationsergebnisse mit den auf
VHDL-Basis erzeugten. Ein automatisierter Vergleich wäre allerdings wünschenswert.
Das Zeitverhalten der Schaltung entsprach in der Simulation bei Verwendung der entsprechenden
Bibliotheken exakt dem der Elemente des Gate-Arrays TC140G [14]. CADAT meldete jedoch bei
Tests mit zu hohen Arbeitsfrequenzen keine Verletzungen von Initialisierungs- und Übernahmezeiten
der Flipflops (“set-up / hold violations”). Hierfür müßten bei jedem Flipflop einzeln Anweisungen
eingefügt werden, die derartige Verletzungen überprüfen. Laut Racal-Redac ist es unter
CADAT nicht möglich, die Zeiten global für alle Flipflops überprüfen zu lassen. Parallelversuche
mit Verilog hingegen führten von vornherein zu korrekten Meldungen über Zeitverletzungen.
7.4 Bilanz: grafisch-zustandsorientierte Eingabe mit teilautomatischer
Synthese als leistungsfähiger Kompromiß
Zusammenfassend läßt sich sagen, daß sich Speedchart als grafisch-zustandsorientiertes Eingabewerkzeug
für VHDL in jeder Hinsicht bestens bewährt hat. Speedchart bietet eine neuartige,
äußerst komfortable Designmethode für Synchronschaltwerke.
Aufgrund der Leichtigkeit, mit der auch komplexe Strukturen entworfen werden können, konnten
im Rahmen dieser Arbeit sogar einige Verbesserungen gegenüber der Spezifikation [1] vorgenommen
werden. Über die Aufgabenstellung hinausgehend konnte neben der Video-Einheit auch die
Controller-Einheit bis ins Detail entwickelt werden, ebenso der Teil der Prozessor-Einheit, der den
Clip- und den PixBlT-Befehl ausführt.
Als das zur Zeit schwächste Glied in der Kette vom Entwurf bis zum fertigen Chip erwies sich die
Logik-Synthese. Dies ist nicht nur auf produktspezifische Einschränkungen in Silcsyn, sondern auch
auf das prinzipielle Problem der mangelnden ” Intelligenz“ derartiger Werkzeuge zurückzuführen.
Ein stellenweise nicht optimales Zeitverhalten von Schaltungsteilen ist die Folge. Bei integrierten
Schaltungen aber stellen die Fehlerwahrscheinlichkeit und die Entwicklungszeit wesentlich wichtigere
Merkmale dar, die bei Verwendung von Logik-Synthese um Größenordnungen besser als bei
der Hand-Synthese sind.
Einen zeitgemäßen und äußerst leistungsfähigen Kompromiß stellt daher die Verwendung von
Speedchart als Eingabewerkzeug bei anschließender, teilweise automatischer, teilweise Handoptimierter
Synthese dar.