DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer GP_CMD Entry of A: R_COMMAND:=0x00; C: CLIP’complete T3 T2 entry stdby CLIP T1 Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL C: R_COMMAND=C_CLIP C: PixBLT’complete T6 T8 C: R_COMMAND=C_PixBLT_XY or R_COMMAND=C_PixBLT_L Abbildung 104: Speedchart-Diagramm TIM/GR CPU/GP CMD PixBLT Anhang D.2 Seite 134
Abbildung 105: Speedchart-Diagramm TIM/GR CPU/GP CMD/CLIP CLIP entry T1 S1 T4 #1 A: -- clip coordinates if necessary -- set WINT:=1 if coord’s were clipped if YS_viol=’1’ then R_DADR(31 downto 16):=R_WSTARTY; -- clip Y start if YE_viol=’1’ then R_DY:=(WENDY-WSTARTY+1) mod 65536; -- two side clip, new area height else R_DY:=(DY+DYADR-WSTARTY) mod 65536; -- Y start clip, adapt DY end if; WINT_RQ:=’1’; -- interrupt: wind. viol. elsif YE_viol=’1’ then R_DY:=(WENDY-DYADR) mod 65536; -- clip Y end only, new area height WINT_RQ:=’1’; -- interrupt: wind. viol. end if; if XS_viol=’1’ then R_DADR(15 downto 00):=R_WSTARTX; -- clip X start if XE_viol=’1’ then R_DX:=(WENDX-WSTARTX+1) mod 65536; -- two side clip, new area width else R_DX:=(DX+DXADR-WSTARTX) mod 65536; -- X start clip, adapt DX end if; WINT_RQ:=’1’; -- interrupt: wind. viol. elsif XE_viol=’1’ then R_DX:=(WENDX-DXADR) mod 65536; -- clip X end only, new area width WINT_RQ:=’1’; -- interrupt: wind. viol. end if; C: (DXADR > WENDX) or ((DXADR+DX-1) < WSTARTX) or (DYADR > WENDY) or ((DYADR+DY-1) < WSTARTY) A: CINT_RQ:=’1’; -- interrupt: window empty T5 #0 S2 T2 A: -- convert DXADR/DYADR -- (X/Y dest. address) -- to R_DYADR -- (linear destination pixel address) R_DADR:=DADR_P; exit Subdiag Actions of A: XS_viol:=’1’ when DXADR < WSTARTX else ’0’; XE_viol:=’1’ when (DXADR+DX-1) < WENDX else ’0’; YS_viol:=’1’ when DYADR < WSTARTY else ’0’; YE_viol:=’1’ when (DYADR+DY-1) < WENDY else ’0’; Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Anhang D.2 Seite 135
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Aufgabenstellung: Prof. Dr. Otto Ma
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Technische Universität Berlin Inst
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Seite 83 und 84: Abbildung 50: Speedchart-Diagramm V
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Seite 103 und 104: Abbildung 70: Video-Timing-Signale
Seite 105 und 106: Abbildung 72: Video-Timing-Signale
Seite 107 und 108: Midline Reload kurz vor Zeilenende
Seite 109 und 110: Abbildung 76: VRAM-Reload-Signale f
Seite 111 und 112: Newline Reload (Zeile 00F, TAP 1F8)
Seite 113 und 114: Abbildung 80: Hierarchie der Contro
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Seite 145 und 146: Abbildung 115: Schreib- und Lesezug
Seite 147 und 148: Abbildung 117: Schreib- und Lesezug
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Seite 151 und 152: Abbildung 121: Speicherzugriffe bei
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