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Abbildung 51: Speedchart-Diagramm VIDEO/SYNC/CSYNC CSYNC entry T1 wait_sync T15 C: IPHASE/="000" T11 C: CSin_new=’1’ C: CSin_new=’0’ and CSD=’0’ and (VSD=’1’ or HSD=’1’) T13 CS_lo T2 T3 #0 T12 C: CSin_new=’1’ C: CSin_new=’1’ T4 #1 C: ILE=’0’ A: CS_Start:=SETHCNT; T9 #2 CS_midline T6 T5 C: HS_Enable=’0’ -- and ILE=’1’ A: CS_Start:=HCOUNT; Next_odd:=bnot NTSC; CS_nonint A: -- C: HS_Enable=’1’ and ILE=’1’ CS_Start:=SETHCNT; Next_odd:=NTSC; CS_newline C: CSin_new=’0’ and HCOUNT=CS_Start+HESYNC+1 A: CS_Coming:=’1’; C: CSin_new=’0’ and HCOUNT=CS_Start+HESYNC A: CS_Coming:=’1’; C: CSin_new=’0’ and HCOUNT=CS_Start+HESYNC A: CS_Coming:=’1’; T8 start_even start_nonint start_odd T10 A: CS_Coming:=’0’; A: CS_Coming:=’0’; T14 A: CS_Coming:=’0’; T7 wait_endserr Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Anhang C.2 Seite 84
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Diagram Variables: -- Variables of Diagram VRAM_4_258 RAS_WE: logic:=’0’; -- MWE at falling edge of RAS RAS_SF: logic:=’0’; -- MSF at falling edge of RAS RAS_SE: logic:=’0’; -- MSE at falling edge of RAS RAS_OE: logic:=’0’; -- MOE at falling edge of RAS flag: logic:=’0’; DIR_input: logic:=’1’; -- 1=input mode, -- last transfer was write DoLoad: logic:=’0’; -- 0=load SR counter MWE_old: logic:=’0’; MWE_falling: logic; MSC_old: logic:=’1’; MSC_rising: logic; CAS_old: logic:=’0’; CAS_falling: logic; Column(9): logic:=lo9; Row(9): logic:=lo9; WM1(32): logic:=lo32; -- write mask Color(32): logic:=lo32; -- color register Anhang C.2 Seite 85 TAP(9): logic:=lo9; -- TAP LTAP(9): logic:="000000000"; -- TAP for low half SR HTAP(9): logic:="100000000"; -- TAP for high half SR SRCNT: integer(0 to 511):=0; -- SR counter SRCNTV(9): logic; -- SR counter as a vector CLRow(9): logic:=lo9; -- current SR row low half CHRow(9): logic:=lo9; -- current SR row high half NRow(9): logic:=lo9; -- next SR row dummy2: logic:=’1’; Abbildung 52: Variablen im Diagramm VIDEO/VRAM
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Aufgabenstellung: Prof. Dr. Otto Ma
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Technische Universität Berlin Inst
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Seite 33 und 34: Technische Universität Berlin Inst
Seite 83: Abbildung 50: Speedchart-Diagramm V
Seite 87 und 88: Abbildung 54: Speedchart-Diagramm V
Seite 103 und 104: Abbildung 70: Video-Timing-Signale
Seite 105 und 106: Abbildung 72: Video-Timing-Signale
Seite 107 und 108: Midline Reload kurz vor Zeilenende
Seite 109 und 110: Abbildung 76: VRAM-Reload-Signale f
Seite 111 und 112: Newline Reload (Zeile 00F, TAP 1F8)
Seite 113 und 114: Abbildung 80: Hierarchie der Contro
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Abbildung 105: Speedchart-Diagramm
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Abbildung 115: Schreib- und Lesezug
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Abbildung 117: Schreib- und Lesezug
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Abbildung 119: Speicherzugriffe bei
Seite 151 und 152:
Abbildung 121: Speicherzugriffe bei
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