DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Abschnitt 7.3<br />
Seite 57<br />
Timing-Anforderungen funktional falsch verhielten, obwohl Silcsyn noch nicht einmal Verletzungen<br />
der Zeitbedingungen von Flipflops bemerkt hatte. Derartige Fehler traten allerdings erst weit<br />
oberhalb der Taktfrequenz des Grafikprozessors von 60 MHz auf. Wenn der Prozessor später auf<br />
dem schnelleren TC160G [15] gefertigt wird, wird vermutlich kein Fehlverhalten auftreten. Es wäre<br />
jedoch wünschenswert, bis zur Fertigung der Schaltung eine korrigierte Bibliothek zu bekommen,<br />
damit sich die einwandfreie Funktion der Schaltung nicht nur auf eine vage Vermutung stützt.<br />
Aus Zeitgründen konnten im Rahmen dieser Arbeit keine weiteren speziellen Fähigkeiten des<br />
Synthese-Werkzeugs Silcsyn untersucht werden. Dies betrifft z. B. die automatische Berechnung<br />
der Ausgangslasten (“fan-out”) und deren Treiber, die kapazitiven Belastungen sowie die Gewährleistung<br />
der Testbarkeit der synthetisierten Schaltung durch die automatische Erzeugung von Teststrukturen<br />
(“full scan path design”).<br />
Auch Gespräche mit anderen Anwendern von Silcsyn ließen erkennen, daß die Synthese einer funktional<br />
korrekten Schaltung nur ein erster, kleiner Schritt auf dem Weg zur Endabgabe einer integrierten<br />
Schaltung ist. Ein automatisches Werkzeug kann nie auch nur annähernd den Umfang<br />
an Möglichkeiten ausschöpfen, die bei einem Hand-Design gegeben sind, was sich insbesondere bei<br />
einer Optimierung auf maximale Geschwindigkeit bemerkbar macht. Daher kann mit Sicherheit<br />
davon ausgegangen werden, daß die Logik-Synthese in Bezug auf Gatterbedarf und Geschwindigkeit<br />
immer einen Schritt hinter dem Hand-Design zurückbleiben wird. Auf der anderen Seite stehen<br />
jedoch die enorme Ersparnis an Entwicklungszeit und die sehr stark reduzierte Fehlerwahrscheinlichkeit<br />
bei der Verwendung von Logik-Synthese.<br />
Da die Fehlerwahrscheinlichkeit – das bei integrierten Schaltungen wichtigste Maß – bei der Hand-<br />
Synthese von immer komplexer werdenden Schaltungen gegen 1 geht, ist die Entwicklung funktionsfähiger<br />
Schaltungen auf Dauer nur mittels Logik-Synthese möglich. Wenn das Zeitverhalten<br />
der Schaltungen dabei nicht optimal berücksichtigt wird, können Unzulänglichkeiten immer<br />
noch dadurch ausgeglichen werden, daß einige zeitkritische Schaltungsteile per Hand optimiert oder<br />
vollständig neu entworfen und modular in die synthetisierte Schaltung eingefügt werden. Besonders<br />
bei regulären Strukturen ist dieses Verfahren sinnvoll, während irreguläre Strukturen in der Regel<br />
von der Maschine besser optimiert werden können.<br />
Beachtlich war bei der Synthese der einzelnen Einheiten der Bedarf an Rechenleistung und Speicher.<br />
Für die Synthese der Video-Timing- und VRAM-Reload-Einheit (Design ” VIDEO“,<br />
2.500 VHDL-Zeilen, ca. 26.000 Gatter) benötigte eine SUN2-Station mit 64 MByte RAM etwa<br />
16 Stunden, wobei 360 MByte virtueller Speicherplatz auf der Festplatte benötigt wurden. Da<br />
diese Einheit nur bis zu einer Frequenz von 30 bis 40 MHz arbeiten muß und keine aufwendigen<br />
Rechenoperationen ausgeführt werden müssen (nur 16-Bit-Additionen), wurde selbst mit der<br />
fehlerhaften Bibliothek eine Schaltung synthetisiert, die allen Timing-Anforderungen gerecht wird.<br />
Eine Synthese der Controller- und Prozessor-Einheit (Design ” TIM“) scheiterte bisher am zu<br />
großen Speicherbedarf. Eine Analyse der VHDL-Datei (4600 Zeilen) unter Silcsyn war jedoch<br />
möglich; sie lieferte keine Fehlermeldungen. Der Bedarf an Gattern wurde von Silcsyn zu 74.000<br />
abgeschätzt. Bei diesem Design ist anzunehmen, daß bei einer maximalen Arbeitsfrequenz von<br />
60 MHz und aufwendigen Rechenoperationen (32-Bit-Additionen mit mehreren Summanden) an<br />
vielen Stellen Optimierungen per Hand notwendig werden.<br />
7.3 Simulation auf VHDL- und Gatterebene<br />
Für den Simulator VHDL2000 konnten die von Speedchart erzeugten VHDL-Dateien ebenfalls<br />
direkt verwendet werden. Sogar die Testmuster, deren Eingabe unter Speedchart komfortabel<br />
möglich ist, konnte Speedchart direkt in Dateien mit der korrekten Syntax umsetzen.