DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Weitere Magazine

Empfehlungen

Info

Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer 3.2 Interne Synchronisation Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL 3.2.1 Vollbildbetrieb (Non-Interlaced Mode) Abschnitt 3.2 Seite 12 Bei interner Synchronisation im Vollbildbetrieb bestimmen TIM-interne Register auf einfache Weise den zeitlichen Verlauf der Synchronisations-Signale. Ein Horizontal-Zähler HCOUNT zählt dabei die steigenden Flanken des Videotaktes VClk und wird nach Erreichen des Registerwertes HTOTAL auf Null zurückgesetzt. Die horizontalen Sync- und Blanking-Signale werden von HCOUNT abgeleitet. So wird HSYNC beim Zählerüberlauf aktiv ’0’ und nach Erreichen von HESYNC wieder inaktiv ’1’. HBLANK, die Komponente des CBLANK-Signals, die das Bild während der horizontalen Strahlrücklaufphase dunkeltastet, wird nach HCOUNT=HSBLNK aktiv ’0’ und nach HCOUNT=HEBLNK inaktiv ’1’. Ein Vertikal-Zähler VCOUNT wird mit jedem Überlauf von HCOUNT erhöht und nach Erreichen des Registerwertes VTOTAL auf Null zurückgesetzt. Aus VCOUNT leiten sich die vertikalen Signale VSYNC und VBLANK in entsprechender Weise ab, nur die Bedingung für das Ende des VSYNC-Pulses ist VCOUNT=VESYNC/2 und nicht VCOUNT=VESYNC. HCOUNT, VCOUNT Abbildung 2: Der Horizontalzähler HBLANK, VBLANK, CBLANK 0 HCOUNT repräsentiert die aktuelle VCOUNT= 1 Bildschirmspalte, der Vertikalzähler 2 VCOUNT die Zeile. HCOUNT zählt ✛ HBLANK=’1’ ✲ 3 mit jeder VClk-Flanke und wird nach 4 5 HCOUNT=HTOTAL auf 0 zurück- ✻ 6 gesetzt. In diesem Augenblick wird 7 VCOUNT erhöht. 8 VBLANK 9 CBLANK=’1’ =’1’ 10 Abbildung 3: Der sichtbare 11 12 Bildschirmbereich ergibt sich aus ❄ 13 HBLANK=VBLANK=’1’. Beginn 14 und Ende beider Blanking-Signale non-interlaced sind über Register programmierbar. non-interlaced HCOUNT= 0 1 2 3 4 5 6 9 10 11 12 13 14 15 Register Funktion Beispiel Abb. 2-7 HTOTAL = (Anzahl der VClk-Zyklen pro Zeile) – 1 15 HEBLNK = (Anzahl der VClk-Zyklen vom Start des HSYNC-Pulses bis zum Ende des HBLANK-Pulses) – 1 3 HSBLNK = (Anzahl der VClk-Zyklen vom Start des HSYNC-Pulses bis zum Start des HBLANK-Pulses) – 1 13 HESYNC = (Länge des HSYNC-Pulses in VClk-Zyklen) – 1 1 HESERR = (Länge der Serrations-Pulse des CSYNC-Signals in VClk-Zyklen) – 1 13 VTOTAL = (Anzahl der Zeilen pro Vollbild) – 1 14 VEBLNK = (Anzahl der Zeilen vom Start des VSYNC-Pulses bis zum Ende des VBLANK-Pulses) – 1 4 HSBLNK = (Anzahl der Zeilen vom Start des VSYNC-Pulses bis zum Start des VBLANK-Pulses) – 1 12 VESYNC = (2 · Länge des VSYNC-Pulses in Zeilen) – 1 5 Tabelle 1: Register zur Programmierung der Video-Signale im Vollbildbetrieb Das CBLANK-Signal ist die logische ODER-Verknüpfung und somit die physikalische UND- Verknüpfung von HBLANK und VBLANK (s. Abb. 3).
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 3.2 Seite 13 Das CSYNC-Signal (Abb. 5) ist die meiste Zeit mit HSYNC identisch; nur in der Phase, in der VSYNC=’0’ ist (Serrationsphase), werden Serrationspulse ausgegeben, die länger als die Synchronisationspulse sind. Im Monitor leiten die steigenden Flanken von CSYNC einen horizontalen Strahlrücklauf ein, während das vertikale Synchronsignal über einen Tiefpaß aus CSYNC gewonnen wird. HSYNC, VSYNC VSYNC=’0’ ❅ ❅VSYNC=’0’, HSYNC=’0’ Abbildung 4: Die ’0’-aktiven Signale HSYNC und VSYNC beginnen am Zeilen- bzw. Vollbildanfang. Der HSYNC-Puls endet, nachdem HCOUNT den Wert HESYNC erreicht hat, während der VSYNC-Puls nach VCOUNT=VESYNC/2 endet. CSYNC 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 HSYNC=’0’ non-interlaced Abbildung 5: Das CSYNC-Signal vereint die Informationen von HSYNC und VSYNC in einem Signal. In der Phase des vertikalen Strahlrücklaufs werden Serrationspulse erzeugt, deren Länge über das HESERR-Register programmiert werden kann. 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 non-interlaced Dafür, daß im sichtbaren Bildschirmbereich gültige Daten aus dem Video-Speicher angezeigt werden, sorgt die Reload-Einheit (Abschnitt 4). Da die dabei nötigen VRAM-Zugriffe Zeit benötigen, muß die Video-Timing-Einheit schon am Ende der jeweils vorigen Bildschirmzeile ein Signal an die Reload-Einheit senden, daß für die folgende Zeile Daten bereitgestellt werden sollen. Außerdem muß ihr mitgeteilt werden, welche Zeile ausgegeben werden soll und mit welcher Wort-Adresse im Speicher die Zeilendaten beginnen. Hierzu werden in Registern (vgl. Tabelle 16, S. 67) die Wortadresse DPYSTRT des ersten Pixels auf dem Bildschirm und die Länge DPYINC einer logischen Bildschirmzeile programmiert. Die Video-Timing-Einheit setzt zur Steuerung der Reload-Einheit das Register DPYNEXT immer auf die Startadresse der kommenden Bildschirmzeile, so daß sich ein Verlauf ähnlich Abbildung 7 ergibt, nur daß DPYNEXT die Wort-Adressen und nicht die Zeilennummern enthält. In dem Augenblick, in dem DPYNEXT seinen Wert ändert, wird außerdem kurzzeitig das interne Signal RELOAD gesetzt, um der Reload-Einheit zu signalisieren, daß die Schieberegister geladen werden müssen. Ist Zooming in Y-Richtung aktiv, so wird mehrfach die gleiche Zeile ausgegeben. In diesem Fall wird RELOAD auch dann aktiv, wenn die nächste Zeile eine Wiederholung der vorangegangenen ist, damit die VRAMs noch einmal auf den Start der Daten der zu wiederholenden Zeile gesetzt werden können. IPHASE Abbildung 6: Im Vollbildbetrieb gibt es nur zwei Videophasen. VLINE Serration ”000” VLINE=0xFFFF Bild ”111” non-interlaced Abbildung 7: Die Variable VLINE gibt die gerade angezeigte physikalische Bildschirmzeile an. Damit Reloads rechtzeitig möglich sind, wechselt VLINE bereits am Ende der letzten Videozeile. Im Zoom-Modus wird die gleiche Zeile bis zu 128 mal wiederholt. 0 1 2 3 4 5 6 7 non-interlaced 0 1 2 3 4 5 6 7
Seite 1 und 2: Aufgabenstellung: Prof. Dr. Otto Ma
Seite 3 und 4: Technische Universität Berlin Inst
Seite 11: Technische Universität Berlin Inst
Seite 63 und 64:
Technische Universität Berlin Inst
Seite 65 und 66:
Seite 67 und 68:
Seite 69 und 70:
Seite 71 und 72:
Seite 73 und 74:
Seite 75 und 76:
Seite 77 und 78:
Seite 79 und 80:
Seite 81 und 82:
Seite 83 und 84:
Abbildung 50: Speedchart-Diagramm V
Seite 85 und 86:
Seite 87 und 88:
Seite 89 und 90:
Seite 91 und 92:
Seite 93 und 94:
Seite 95 und 96:
Seite 97 und 98:
Seite 99 und 100:
Seite 101 und 102:
Seite 103 und 104:
Abbildung 70: Video-Timing-Signale
Seite 105 und 106:
Abbildung 72: Video-Timing-Signale
Seite 107 und 108:
Midline Reload kurz vor Zeilenende
Seite 109 und 110:
Abbildung 76: VRAM-Reload-Signale f
Seite 111 und 112:
Newline Reload (Zeile 00F, TAP 1F8)
Seite 113 und 114:
Abbildung 80: Hierarchie der Contro
Seite 115 und 116:
Seite 117 und 118:
Seite 119 und 120:
Seite 121 und 122:
Seite 123 und 124:
Seite 125 und 126:
Seite 127 und 128:
Seite 129 und 130:
Seite 131 und 132:
Seite 133 und 134:
Seite 135 und 136:
Abbildung 105: Speedchart-Diagramm
Seite 137 und 138:
Seite 139 und 140:
Seite 141 und 142:
Seite 143 und 144:
Seite 145 und 146:
Abbildung 115: Schreib- und Lesezug
Seite 147 und 148:
Abbildung 117: Schreib- und Lesezug
Seite 149 und 150:
Abbildung 119: Speicherzugriffe bei
Seite 151 und 152:
Abbildung 121: Speicherzugriffe bei
Alle anzeigen

DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Erfolgreiche ePaper selbst erstellen

Template löschen?

Als Template speichern?