DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 4.3
Seite 25
Während der Ausgabe jeder Videozeile erfolgen auch im Split-Reload-Modus Midline Reloads.
Diese sind jedoch nicht mehr an einen exakten Zeitpunkt gebunden. So kann ein Nachladen der
oberen SR-Hälfte (z. B. Zeile 2, Abb. 19) irgendwann während der Ausgabe der Daten aus der
unteren SR-Hälfte erfolgen. Bei langen Zeilen müssen, wie in Zeile 3 schon ansatzweise zu erkennen
ist, abwechselnd Split Midline Reloads der oberen und unteren SR-Hälfte durchgeführt werden.
4.3 Taktsignale für Video-RAMs und Video-D/A-Wandler
Neben den Reload-Zyklen, die immer bei Bedarf neue Daten in die SR laden und deren Timing
im nächsten Abschnitt beschrieben wird, müssen innerhalb des Anzeigebereichs des Bildschirms
permanent Taktsignale generiert werden, um die Daten aus den Video-RAMs zu takten und sie
den Video-D/A-Wandlern zuzuführen.
Im Gesamtsystem sind drei Taktsignale zur Steuerung des Datenstroms der Video-RAMs und der
D/A-Wandler vorhanden:
• VClk in ist der extern eingespeiste Video-Takt, aus dem alle Video-Timing-Signale abgeleitet
werden.
• LD out ist der Pixel-Takt, mit dem neue Daten an die Video-D/A-Wandler geleitet werden.
Die Bit-Breite der Daten entspricht dabei der Farbtiefe PSIZE eines Pixels.
Im Normalbetrieb ist der Pixel-Takt im Anzeigebereich (CBLANK=’1’) mit VClk in identisch;
bei aktivem Zooming wird er aus VClk in mittels Teilung durch den Zoom-Faktor XZ
gewonnen. Außerhalb des Anzeigebereichs (CBLANK=’0’) ist LD out nicht aktiv. Es gilt:
fLD out = fVClk in ·
• MSC out ist der Datenwort-Takt, mit dem die Schieberegister der Video-RAMs neue
Daten bereitstellen. Die Bit-Breite entspricht dabei der Speicherbusbreite MBW. Der Datenwort-Takt
ergibt sich aus dem Video-Takt nach der Gleichung
fMSC out = fVClk in ·
1
XZ
1
XZ
· PSIZE
MBW .
Ist die Speicherbusbreite MBW (z. B. 32 Bit) größer als die Farbtiefe PSIZE eines Pixels
(z. B. 8 Bit), so werden mit einem MSC-Zyklus Daten zur Verfügung gestellt, die dann in mehreren
LD-Zyklen an die Video-D/A-Wandler geleitet werden müssen. Im Beispiel muß der LD-Takt dem
vierfachen MSC-Takt entsprechen, damit 4∗8 Bit an die D/A-Wandler geleitet werden können,
bevor wieder 32 Datenbits aus den VRAMs kommen.
Vor den D/A-Wandlern ist dabei eine programmierbare Einheit aus einem Zähler und einem Multiplexer
notwendig, die für das gegebene Beispiel vereinfacht in Abbildung 20 wiedergegeben ist.