DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 4.5
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Genehmigung erfolgen, den Refresh durchzuführen, indem das Signal SMR ack auf ’1’ gesetzt wird.
Zur Zeit wird dieses Signal noch von der lokalen Arbitrierungslogik erzeugt (Diagramm RL ARBIT,
S. 101, vgl. Abschnitt 4.5.5), um einen getrennten Test der Einheiten zu ermöglichen.
Ein Beispiel für eine Abfolge von Split Midline Reloads ist als Simulationsergebnis auf Abbildung 78
(S. 111) zu sehen. Man erkennt, daß nach dem Newline Reload (Zeile 0x00F, TAP 0x1F8) sofort ein
vorgezogener Split Midline Reload der unteren SR-Hälfte (Zeile 0x010, TAP 0x000) durchgeführt
wird. Anschließend ist Zeit für die Durchführung eines Refresh-Zyklus (vgl. Abschnitt 4.5.4).
Nachdem im Anzeigebereich die letzten Daten der oberen SR-Hälfte ausgegeben wurden (SR ROW
und SR CNT: Wechsel von 0x00F/0x1FF auf 0x010/0x000, SMR request=’1’), wird ein normaler
Split Midline Reload der oberen SR-Hälfte (Zeile 0x010, TAP 0x000) durchgeführt. Hierbei wird
zwar der TAP 0x000 übergeben, es wird aber nach Ende der unteren SR-Hälfte auf die TAP-
Position 0x100 gewechselt. Das oberste Bit der CAS-Adresse wird beim Split Reload ignoriert;
welche SR-Hälfte geladen werden muß, richtet sich danach, welche SR-Hälfte zum Zeitpunkt des
Split Reloads aktiv war.
4.5.3 Erzeugung der Taktsignale für die Video-D/A-Wandler
Die Taktsignale MSC out und LD out, die bereits in Abschnitt 4.3 beschrieben wurden, werden im
Diagramm RL MSC (S. 98) erzeugt.
Bei der Generierung des MSC out-Signals wird ausgenutzt, daß die Periodizität des Zählers
MSCNT genau der von MSC out entspricht. Daher wird MSC out einmal pro Periode von
MSCNT auf ’0’ gesetzt. Damit MSC out gegenüber LD out um eine VClk-Periode voreilt, geschieht
dies nicht beim Zählerendstand von MSCNT=0xFFF, sondern bereits bei MSCNT=0xFFE.
Ist MSC SFT=0, so ist MSC out mit VClk in identisch. In diesem Fall wird MSC out während des
Anzeigebereichs asynchron der Wert von VClk in zugewiesen.
Das LD out-Signal wird ebenfalls aus dem Zähler MSCNT abgeleitet. Da es jedoch hochfrequenter
als das MSC out-Signal sein kann, müssen pro Periode von MSCNT evtl. mehrere ’0’-Pulse an
LD out generiert werden. Da fLD out = fVClk in / XZ ist, werden dazu so viele der unteren Bits von
MSCNT auf ’1’ getestet, wie XZ angibt.
Charakteristische Simulationsergebnisse sind auf Abbildung 75 (S. 108, MSC SFT=0, XZ=0), Abbildung
76 (S. 109, MSC SFT=2, XZ=2) und Abbildung 79 (S. 112, MSC SFT=2, XZ=0) zu sehen.
Zu beachten ist dabei auch der erste Puls an MSC out, der unmittelbar nach dem Newline Reload
erfolgt.
4.5.4 Refresh von DRAMs und VRAMs
Bei dynamischen RAMs müssen in regelmäßigen Abständen Refresh-Zyklen durchgeführt werden,
um dem stetigen Ladungsverlust der Kondensatoren in der Speichermatrix entgegenzuwirken. Moderne
DRAMs und VRAMs erzeugen über interne Zähler Refresh-Zeilennummern, so daß automatisch
eine Speicherzeile aufgefrischt und zur nächsten Zeile übergegangen wird, wenn am Bus des
RAMs ein einfacher “CAS before RAS”-Refresh-Zyklus stattfindet, wie er in Abbildung 41 (S. 77)
dargestellt ist.
Der zeitliche Abstand zwischen zwei Refresh-Zyklen ergibt sich aus der Zeit, die die Ladung einer
Speicherzelle ohne Refresh ” überlebt“ (8ms beim TC 524258 [11]), und der Anzahl der Zeilen,
die innerhalb dieser Zeit aufgefrischt werden müssen. Der Abstand zweier Refreshs ist über die
Registerbits RF (Tabelle 10) in Vielfachen des Video-Taktes VClk programmierbar.