DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 5.6
Seite 44
Falls Zugriffe im Page Mode freigegeben sind (Registerbit PEN=’1’), hält TIM nach einem Speicherzugriff
die RAS-Leitung aktiv (Zustand hot stb). Falls der nächste Zugriff auf dieselbe RAS-
Adresse (LAST ROW) in derselben Bank (LAST RAS) und Ebene (LAST ACS) erfolgt, wird
lediglich ein neuer CAS-Zyklus eingeleitet (T10). Sobald sich der Zugriff aber in RAS-Adresse,
Bank oder Ebene vom vorigen Zugriff unterscheidet, wird RAS deaktiviert, zum Zustand cold stb
zurückgekehrt und ein neuer RAS-Zyklus eingeleitet.
Erfolgen Schreib- und Lesezugriffe auf die gleiche RAS-Adresse, so werden sie ebenfalls in einem
gemeinsamen RAS-Zyklus durchgeführt. Diese gemischte Durchführung von Schreib- und
Lesezugriffen im Page Mode wird für dynamische RAMs von Samsung [10] garantiert. Im
Datenbuch von Toshiba [9] werden beliebig gemische Zugriffe nicht erwähnt, die prinzipielle Arbeitsweise
der Ansteuerlogik für die Speichermatrix dürfte die Durchführbarkeit dieser Zugriffe aber
garantieren.
Der untere Teil des Diagramms MEM ADDRESS sowie die Diagramme BIT SHIFT, BIT MASK,
GPU FIFO R, GPU FIFO W und PIXBLT PATH der Controller-Einheit sind nur für die Bearbeitung
von Grafik-Befehlen von Bedeutung. Sie werden in Abschnitt 6.3.3.4 erläutert. Gleiches
gilt im Diagramm MEM CYCLES für die Signale GPU READ, GPU WRITE, MEM GREAD und
MEM GWRITE und für die Zustände RMW1 bis RMW3.
Einige charakteristische Simulationsergebnisse sind auf den Abbildungen 115 bis 118 (S. 145
bis 148) zu sehen. Durchgeführt werden hier jeweils ein Schreibzugriff auf ein volles Langwort,
ein Schreibzugriff auf zwei Bytes des folgenden Langworts, ein Schreibzugriff auf ein Byte eines
Langworts mit anderer RAS-Adresse sowie ein Lesezugriff auf zwei nicht benachbarte Bytes des
zuletzt geschriebenen Langworts.
Abbildung 115 zeigt diese Zugriffe bei 32 Bit Speicherbusbreite. Man erkennt die getrennten RAS-
CAS-Zyklen und die Maskierung der Bytes über die vier CAS-Signale, deren Werte hier zu einer
Hexadezimal-Ziffer zusammengefaßt wurden. Der Wert CAS=3 z. B. bedeutet, daß CAS3 und
CAS2 aktiv ’0’ sind, während CAS1 und CAS0 inaktiv ’1’ sind.
In Abbildung 116 ist der Fast Page Mode freigegeben. Daher können die ersten und die letzten
beiden Zugriffe jeweils im gleichen RAS-Zyklus durchgeführt werden, da die RAS-Adressen übereinstimmen.
Abbildung 117 zeigt die Zugriffe bei 8 Bit Speicherbusbreite. Man erkennt bis zu vier getrennte
RAS-CAS-Zyklen pro Langwort-Zugriff, bei denen die CAS-Adresse automatisch erhöht wird. Auch
die Wirkung des FIFO-Puffers für zu schreibende Daten ist deutlich zu sehen. Die Schreibzugriffe
können Host-seitig (Signale oben) schnell abgeschlossen werden. Vor der Durchführung des Lesezugriffs
wird jedoch auf den Abschluß der Speichertransfers gewartet.
In Abbildung 118 schließlich erfolgen die Zugriffe wieder im Fast Page Mode, so daß z. B. die ersten
4+2 Zugriffe in einem gemeinsamen RAS-Zyklus durchgeführt werden können.
Im Diagramm MEM CYCLES fehlt zunächst die Kommunikation mit der Arbitrierungslogik
der Video-Einheit. Wenn die Einheiten später zu einem Design zusammengefaßt werden, dürfen
Speicherzugriffe hier nur erfolgen, wenn keine Reload- oder Refresh-Zyklen angekündigt oder angefordert
wurden.