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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer PIX_TO_BIT Subdiag Actions of A: -- convert pixel addresses -- to longword addresses -- and bit offsets Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL if R_PSIZE(5)=’1’ then -- 32 bit/pix SADRLW_L:=CL_SADRL_L + SSTLW; SADRLW_R:=CL_SADRL_R + SSTLW; DADRLW_L:=CL_DADRL_L + DSTLW; DADRLW_R:=CL_DADRL_R + DSTLW; SBOS_L:=0; SBOS_R:=31; DBOS_L:=0; DBOS_R:=31; elsif R_PSIZE(4)=’1’ then -- 16 bit/pix SADRLW_L:=(CL_SADRL_L shr 1) + SSTLW; SADRLW_R:=(CL_SADRL_R shr 1) + SSTLW; DADRLW_L:=(CL_DADRL_L shr 1) + DSTLW; DADRLW_R:=(CL_DADRL_R shr 1) + DSTLW; SBOS_L:=(CL_SADRL_L shl 4) mod 32; SBOS_R:=((CL_SADRL_R shl 4) mod 32) + 15; DBOS_L:=(CL_DADRL_L shl 4) mod 32; DBOS_R:=((CL_DADRL_R shl 4) mod 32) + 15; elsif R_PSIZE(3)=’1’ then -- 8 bit/pix SADRLW_L:=(CL_SADRL_L shr 2) + SSTLW; SADRLW_R:=(CL_SADRL_R shr 2) + SSTLW; DADRLW_L:=(CL_DADRL_L shr 2) + DSTLW; DADRLW_R:=(CL_DADRL_R shr 2) + DSTLW; SBOS_L:=(CL_SADRL_L shl 3) mod 32; SBOS_R:=((CL_SADRL_R shl 3) mod 32) + 7; DBOS_L:=(CL_DADRL_L shl 3) mod 32; DBOS_R:=((CL_DADRL_R shl 3) mod 32) + 7; elsif R_PSIZE(2)=’1’ then -- 4 bit/pix SADRLW_L:=(CL_SADRL_L shr 3) + SSTLW; SADRLW_R:=(CL_SADRL_R shr 3) + SSTLW; DADRLW_L:=(CL_DADRL_L shr 3) + DSTLW; DADRLW_R:=(CL_DADRL_R shr 3) + DSTLW; SBOS_L:=(CL_SADRL_L shl 2) mod 32; SBOS_R:=((CL_SADRL_R shl 2) mod 32) + 3; DBOS_L:=(CL_DADRL_L shl 2) mod 32; DBOS_R:=((CL_DADRL_R shl 2) mod 32) + 3; elsif R_PSIZE(1)=’1’ then -- 2 bit/pix SADRLW_L:=(CL_SADRL_L shr 4) + SSTLW; SADRLW_R:=(CL_SADRL_R shr 4) + SSTLW; DADRLW_L:=(CL_DADRL_L shr 4) + DSTLW; DADRLW_R:=(CL_DADRL_R shr 4) + DSTLW; SBOS_L:=(CL_SADRL_L shl 1) mod 32; SBOS_R:=((CL_SADRL_R shl 1) mod 32) + 1; DBOS_L:=(CL_DADRL_L shl 1) mod 32; DBOS_R:=((CL_DADRL_R shl 1) mod 32) + 1; else -- 1 bit/pix SADRLW_L:=(CL_SADRL_L shr 5) + SSTLW; SADRLW_R:=(CL_SADRL_R shr 5) + SSTLW; DADRLW_L:=(CL_DADRL_L shr 5) + DSTLW; DADRLW_R:=(CL_DADRL_R shr 5) + DSTLW; SBOS_L:=CL_SADRL_L mod 32; SBOS_R:=CL_SADRL_R mod 32; DBOS_L:=CL_DADRL_L mod 32; DBOS_R:=CL_DADRL_R mod 32; end if; Abbildung 112: Speedchart-Diagramm TIM/GR CPU/PIX TO BIT Anhang D.2 Seite 142
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer REG_ALIAS entry S1 T2 T1 A: SYADR :=R_SYADR; -- INT source addr. Y SXADR :=R_SXADR; -- INT source addr. X DYADR :=R_DYADR; -- INT dest. addr. Y DXADR :=R_DXADR; -- INT dest. addr. X SINC :=R_SINC; -- INT source increment DINC :=R_DINC; -- INT dest. increment SADR :=R_SSADR; -- INT source addr. DADR :=R_DSADR; -- INT dest. addr. WSTARTX :=R_WSTARTX; -- INT window start X WENDX :=R_WENDX; -- INT window end X WSTARTY :=R_WSTARTY; -- INT window start Y WENDY :=R_WENDY; -- INT window end Y DX :=R_DX; -- INT area width DY :=R_DY; -- INT area height SSTLW :=R_SSTLW; -- INT SSTART LW addr DSTLW :=R_DSTLW; -- INT DSTART LW addr -- Latching these signals is silly, they could -- be assigned in the asynchronous DP block, -- but it seems to be the only way of -- avoiding ASSERTION ERRORS using VHDL2000 -- and of avoiding abortions of the Speedchart -- simulation. Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abbildung 113: Speedchart-Diagramm TIM/REG ALIAS Subdiag Actions of A: -- aliases for register bits Anhang D.2 Seite 143 R_VEN :=R_CONFIG(31); -- video enable R_ILE :=R_CONFIG(30); -- interlaced enable R_RLE :=R_CONFIG(29); -- reload enable R_SRE :=R_CONFIG(28); -- split reload enable R_VCE :=R_CONFIG(27); -- video capture enable R_CSD :=R_CONFIG(26); -- composite sync direction R_HSD :=R_CONFIG(25); -- horizontal sync direction R_VSD :=R_CONFIG(24); -- vertical sync direction R_TEST :=R_CONFIG(23); -- test 16 bit counters CWAIT :=R_CONFIG(22); -- CAS delay 1/2 MClk SADJ :=R_CONFIG(21 downto 20); -- MSC adjust TADJ :=R_CONFIG(19 downto 18); -- MTR adjust LDADJ :=R_CONFIG(17 downto 16); -- LD adjust LOCK :=R_CONFIG(15); -- lock configuration R_RF :=R_CONFIG(14 downto 12); -- refresh rate R_SRL :=R_CONFIG(11 downto 10); -- shift register length MBW :=R_CONFIG(09 downto 08); -- memory bus width NUBUS :=R_CONFIG(07); -- NUBUS byte order FASTRDY :=R_CONFIG(06); -- fast handshake mode RMMX :=R_CONFIG(03); -- A1,A0 mapping (RCA13,12/1,0) RCAADJ :=R_CONFIG(02); -- RCA delay 1/2 MClk HBW :=R_CONFIG(01 downto 00); -- host bus width MO_D :=R_MUXOFF(13 downto 11); -- RAS address skew RAS(3) MO_C :=R_MUXOFF(10 downto 08); -- RAS address skew RAS(2) RTO :=R_MUXOFF(07 downto 06); -- RAS timeout MO_B :=R_MUXOFF(05 downto 03); -- RAS address skew RAS(1) MO_A :=R_MUXOFF(02 downto 00); -- RAS address skew RAS(0) ACS :=R_AUXREG(7 downto 4); -- AUX port/cs select AUX :=R_AUXREG(3 downto 0); -- AUX port data ASL :=R_RADSEL(6 downto 4); -- ACS address bits PEN :=R_RADSEL(3); -- page mode enable RSL :=R_RADSEL(2 downto 0); -- RAS bank select address bits BMS :=R_PATTNSIZE(4); -- bit map size PTS :=R_PATTNSIZE(1 downto 0); -- pattern size R_YZ :=R_XYZOOM(6 downto 4); -- zoom factor Y R_XZ :=R_XYZOOM(2 downto 0); -- zoom factor X PBV :=R_COMCTRL(6); -- PixBlt vertical direction PBH :=R_COMCTRL(5); -- PixBlt horizontal direction S :=R_COMCTRL(4 downto 0); -- PixBlt control bits R_SYADR :=R_SADR(31 downto 16); -- source address Y component R_SXADR :=R_SADR(15 downto 00); -- source address X component R_SSADR :=R_SADR(30 downto 00); -- source address 31 bit R_DYADR :=R_DADR(31 downto 16); -- dest. address Y component R_DXADR :=R_DADR(15 downto 00); -- dest. address X component R_DSADR :=R_DADR(30 downto 00); -- dest. address 31 bit R_SSTLW :=R_SSTART(31 downto 5); -- SSTART LW address R_DSTLW :=R_DSTART(31 downto 5); -- DSTART LW address
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Aufgabenstellung: Prof. Dr. Otto Ma
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Abbildung 50: Speedchart-Diagramm V
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Abbildung 54: Speedchart-Diagramm V
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Seite 93 und 94: Abbildung 60: Speedchart-Diagramm V
Seite 103 und 104: Abbildung 70: Video-Timing-Signale
Seite 105 und 106: Abbildung 72: Video-Timing-Signale
Seite 107 und 108: Midline Reload kurz vor Zeilenende
Seite 109 und 110: Abbildung 76: VRAM-Reload-Signale f
Seite 111 und 112: Newline Reload (Zeile 00F, TAP 1F8)
Seite 113 und 114: Abbildung 80: Hierarchie der Contro
Seite 135 und 136: Abbildung 105: Speedchart-Diagramm
Seite 141: Technische Universität Berlin Inst
Seite 145 und 146: Abbildung 115: Schreib- und Lesezug
Seite 147 und 148: Abbildung 117: Schreib- und Lesezug
Seite 149 und 150: Abbildung 119: Speicherzugriffe bei
Seite 151 und 152: Abbildung 121: Speicherzugriffe bei
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