DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Abbildung 75: VRAM-Reload-Signale für XZ=0, MSC SFT=0:<br />
Newline Reload (Zeile 011, TAP 1C9) und Refresh<br />
0s<br />
0s<br />
/pattn /pattnhex<br />
/rowcnt_ot<br />
/rowcnt_othex<br />
/tapcnt_ot<br />
/tapcnt_othex<br />
/mscnt_ot<br />
/mscnt_othex<br />
/cas_ot(0) a1 a1<br />
/ras_ot(0) a1 a1<br />
/rca_ot /rca_othex<br />
/mwe_ot /mwe_ota1<br />
a1<br />
/moe_ot /moe_ota1<br />
a1<br />
/msf_ot /msf_ota0<br />
a0<br />
/ld_ot /ld_ota1<br />
a1<br />
/msc_ot /msc_ota1<br />
a1<br />
/hblank_out<br />
/hblank_outa0<br />
a0<br />
/sr_row_ot<br />
/sr_row_othex<br />
/sr_cnt_ot<br />
/sr_cnt_othex<br />
/vclk_in /vclk_ina1<br />
a1<br />
/calc_nrh_ot<br />
/calc_nrh_othex<br />
/calc_nrl_ot<br />
/calc_nrl_othex<br />
/smr_req_ot<br />
/smr_req_ota0<br />
a0<br />
/refrqnr_ot<br />
/refrqnr_othex<br />
/refpfnr_ot<br />
/refpfnr_othex<br />
/a_sam_ot<br />
/a_sam_othex<br />
/a_ctrl_ot<br />
/a_ctrl_othex<br />
/rel6_ot /rel6_ota0<br />
a0<br />
/mlr6_ot /mlr6_ota0<br />
a0<br />
VHDL 2000<br />
3<br />
00f 011<br />
7fa 7fb 7fc 7fd 7fe 7c9 7ca 7cb<br />
fff 000 fff<br />
1ff 011 1c9 1ff<br />
00f 011<br />
1fa 1fb 1fc 1fd 1fe 1ff 000 1c9 1ca 1cb<br />
00<br />
00 01<br />
3 4<br />
3 4<br />
0 6 0<br />
1 0 1 0<br />
19.15us 19.2us 19.25us 19.3us 19.35us 19.4us 19.45us 19.5us 19.55us 19.6us 19.65us 19.7us 19.75us 19.8us<br />
Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Anhang C.3<br />
Seite 108
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