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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 2.2 Seite 8 RAMs liegen, soll eine gemischte Bestückung mit VRAMs und DRAMs möglich sein. Zur Darstellung müssen die Daten aus den DRAMs in die VRAMs kopiert werden. Der im Rahmen dieser Arbeit zu entwickelnde Grafikprozessor ” TIM“ soll gemäß der Spezifikation [1] allen Anforderungen an einen modernen Hochleistungs-Grafikprozessor gerecht werden. Er soll zum TI-34020 in wesentlichen Punkten kompatibel sein, der Befehlssatz soll jedoch auf Befehle beschränkt sein, die auf rechteckigen Bildschirmbereichen arbeiten, da diese bei Desktop- Anwendungen fast ausschließlich verwendet werden. So soll z. B. das Ziehen diagonaler Linien nicht unterstützt werden. Stattdessen soll eine deutlich höhere Bearbeitungsgeschwindigkeit als beim TI-34020 erreicht werden. 2.2 Gliederung des Grafikprozessors in funktionale Einheiten Der Grafikprozessor läßt sich den auszuführenden Funktionen nach in vier Einheiten gliedern: • Die Video-Timing-Einheit (Abschnitt 3) erzeugt Synchronisationssignale, die die Bilddarstellung auf dem Monitor steuern. • Die VRAM-Reload-Einheit (Abschnitt 4) steuert die Video-RAMs so, daß diese gleichzeitig einen kontinuierlichen Bilddatenstrom zur Verfügung stellen. • Die Controller-Einheit (Abschnitt 5) bildet die Schnittstelle zur Peripherie, die das Hostund das Speicherinterface verwaltet und Zugriffe des Hosts auf den Speicher und auf die Register des Grafikprozessors erlaubt. • Die Prozessor-Einheit (Abschnitt 6) ist in der Lage, selbständig Grafikbefehle zu bearbeiten. externe Sync-Signale ❄ Video-Timing-Einheit VRAM-Reload-Einheit ✛ Datenanforderung, Datentransfer Steuerung des Reload-Timings Registerwerte: Timing, Auflösung ❄ ❄ ✲ Multiplexer ✛ ✲ ✻ ✻ Speicherbus Arbitrierung Speicher- Zugriffe ❄ ❄ ❄ ❄ ❄ Befehle ✛ Re- Speicherzugriffs-Einheit Prozessor-Einheit gi Controller-Einheit Parameter ✛ ster ✛ ✲ Host-Interface lesen ✻ ❄ schreiben ✲ ✲ ✲ ✻ ✻ Reload & Refresh ❄ Host-Interface Abbildung 1: Das Blockschaltbild des Grafikprozessors ” TIM“ läßt die Gliederung in vier Einheiten erkennen. Video- ✲ Signale Takt✲ signale
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 2.3 Seite 9 Die Video-Timing-Einheit und die VRAM-Reload-Einheit gehören dabei eng zusammen, denn die erste steuert die Zeitpunkte, zu denen die zweite die Daten bereitstellen muß. Die Einheiten haben einen gemeinsamen Systemtakt, den Video-Takt VClk. Die Controller-Einheit und die Prozessor-Einheit haben ebenfalls einen gemeinsamen Systemtakt, den Host-Takt MClk. Auch sie sind stark verflochten, so laufen z. B. Speicherzugriffe der Prozessor- Einheit über die Controller-Einheit ab. Im Speedchart-Entwurf wurden die Einheiten daher jeweils zu einem Design zusammengefaßt. Die entstehenden zwei Designs ” VIDEO“ und ” TIM“ sind funktional weitgehend unabhängig, so daß sich eine einfache Schnittstelle zwischen ihnen definieren läßt. Diese umfaßt hauptsächlich einige Registerwerte, die an die Video-Einheit übergeben werden, und einige Signale der Arbitrierungslogik, die dafür sorgt, daß die Einheiten zeitlich alternierend auf den gemeinsamen Speicherbus zugreifen können. Die Aufteilung auf zwei getrennte Designs war in der aktuellen Speedchart-Version zwingend erforderlich, da diese keine unterschiedlichen Systemtakte innerhalb eines Designs unterstützt. In einer zukünftigen Version wird dies aber möglich sein, so daß ein Gesamtentwurf unter Speedchart den kompletten Grafikprozessor beschreiben wird. Lediglich einige zum Teil bidirektionale Ausgangstreiber müssen dann noch per Hand angefügt werden. 2.3 Prioritätssteuerung der ablaufenden Prozesse Im Grafikprozessor laufen verschiedene Prozesse ab, einige davon permanent, andere nur bei Bedarf. Dabei können die folgenden Prozesse unabhängig voneinander parallel ausgeführt werden: • Erzeugung der Video-Timing-Signale • Zugriffe des Hosts auf die Register des Grafikprozessors • Bearbeitung von Grafikbefehlen ohne Speicherzugriffe Bei allen Zugriffen auf den Speicher hingegen muß eine Arbitrierungslogik dafür sorgen, daß die Zugriffe zeitlich alternierend erfolgen. Dies gilt für die folgenden Zugriffe: • Refresh-Zyklen für die dynamischen RAMs • Reload-Zyklen (Laden der VRAM-Schieberegister mit Bilddaten) • Zugriffe des Hosts auf den Speicher (lesen, schreiben) • Speicherzugriffe bei der Bearbeitung von Grafikbefehlen Die Festlegung der Prioritäten dieser Prozesse muß sich nach einer Folgenabschätzung richten: Falls Refresh-Zyklen über einen längeren Zeitraum hinweg ausfallen, kann es zu Datenverlusten in den dynamischen RAMs kommen. Daher müssen Refresh-Zyklen, die bereits lange überfällig sind, die höchste Priorität erhalten. Wie in Abschnitt 4.5.4 noch erläutert wird, spielt der genaue Zeitpunkt von Refreshs jedoch keine Rolle; kleine Verzögerungen sind ohne weiteres tolerierbar. Daher können Refreshs normalerweise eine etwas niedrigere Priorität erhalten. Falls Reload-Zyklen nicht rechtzeitig durchgeführt werden können, werden temporäre Störstreifen auf dem Bildschirm sichtbar. Auch dies sollte unbedingt vermieden werden. In Abschnitt 4.2 werden verschiedene Arten von Reloads unterschieden, von denen manche zu einem exakten Zeitpunkt durchgeführt werden müssen. Solche Echtzeit-Reloads müssen daher ebenfalls
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Abbildung 50: Speedchart-Diagramm V
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Abbildung 70: Video-Timing-Signale
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Abbildung 72: Video-Timing-Signale
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Midline Reload kurz vor Zeilenende
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Abbildung 76: VRAM-Reload-Signale f
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Newline Reload (Zeile 00F, TAP 1F8)
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Abbildung 80: Hierarchie der Contro
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Abbildung 105: Speedchart-Diagramm
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Abbildung 115: Schreib- und Lesezug
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Abbildung 117: Schreib- und Lesezug
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Abbildung 119: Speicherzugriffe bei
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Abbildung 121: Speicherzugriffe bei
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