DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Newline Reload (Zeile 005, TAP 1FE) und Midline Reload vor Beginn des Anzeigebereichs (Zeile 006, TAP 000)<br />
Abbildung 77: VRAM-Reload-Signale für XZ=0, MSC SFT=0:<br />
0s<br />
0s<br />
/pattn /pattnhex<br />
/rowcnt_ot<br />
/rowcnt_othex<br />
/tapcnt_ot<br />
/tapcnt_othex<br />
/mscnt_ot<br />
/mscnt_othex<br />
/cas_ot(0) a1 a1<br />
/ras_ot(0) a1 a1<br />
/rca_ot /rca_othex<br />
/mwe_ot /mwe_ota1<br />
a1<br />
/moe_ot /moe_ota1<br />
a1<br />
/msf_ot /msf_ota0<br />
a0<br />
/ld_ot /ld_ota1<br />
a1<br />
/msc_ot /msc_ota1<br />
a1<br />
/hblank_out<br />
/hblank_outa0<br />
a0<br />
/sr_row_ot<br />
/sr_row_othex<br />
/sr_cnt_ot<br />
/sr_cnt_othex<br />
/vclk_in /vclk_ina1<br />
a1<br />
/calc_nrh_ot<br />
/calc_nrh_othex<br />
/calc_nrl_ot<br />
/calc_nrl_othex<br />
/smr_req_ot<br />
/smr_req_ota0<br />
a0<br />
/refrqnr_ot<br />
/refrqnr_othex<br />
/refpfnr_ot<br />
/refpfnr_othex<br />
/a_sam_ot<br />
/a_sam_othex<br />
/a_ctrl_ot<br />
/a_ctrl_othex<br />
/rel6_ot /rel6_ota0<br />
a0<br />
/mlr6_ot /mlr6_ota0<br />
a0<br />
VHDL 2000<br />
004 005 006<br />
61d 61e 7fe 7ff 600 601 602<br />
fff 000 fff<br />
1ff 005 1fe 1ff 006 000 1ff<br />
004 005 006<br />
01d 01e 01f 020 1fe 1ff 000 001 002<br />
00<br />
00 01 00<br />
0<br />
0<br />
0<br />
0 6 0 6 0<br />
1 0 1 0 1<br />
2.8us 2.9us 3us 3.1us 3.2us 3.3us 3.4us 3.5us 3.6us<br />
Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Anhang C.3<br />
Seite 110
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