DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 3.4
Seite 21
Im Vollbildbetrieb ist der Zustand noninter aktiv, und das vertikale Timing entspricht im wesentlichen
dem horizontalen. Auf eine Erklärung kann verzichtet werden.
Im Halbbildbetrieb ist während der Anzeige eines geradzahligen Halbbildes der Zustand
even field, sonst odd field aktiv. Im Vergleich mit dem Diagramm S HCNT des horizontalen
Timings entsprechen hier die Transitionen T9 und T10 der Transition T2 dort; sie steuern
die Erhöhung des Vertikalzählers und die damit zusammenhängenden Prozesse. So erfolgt hier die
Steuerung des Signals für die Videophase IPHASE, von der nicht nur die Art der auf CSYNC out
erzeugten Synchronpulse abhängt, sondern auch die Art und Weise, in der VCOUNT in der Zeilenmitte
erhöht wird. Auch VBLANK wird hier erzeugt.
Im Fall der internen Synchronisation übernehmen T5 und T6 die Funktion von T3 des horizontalen
Timings; am Ende des Halbbildes (das auch in der Zeilenmitte auftreten kann) wird zum
anderen Halbbild übergegangen, der Vertikalzähler zurückgesetzt und VSYNC out aktiviert.
Bei externer Synchronisation darf der Vertikalzähler am Halbbildende erst zurückgesetzt werden,
wenn ein gültiges externes Sync-Signal erkannt wird. T7 und T12 entsprechen hier T4; sie
fangen die Erhöhung des Zählers ab. Das Rücksetzen des Zählers geschieht, wenn eines der Signale
VS Coming oder CS Coming einen externen Sync-Puls anzeigt. Hierbei wird der Zustand
next field (drop-through state) scheinbar aktiv; in Wirklichkeit erfolgt sofort wieder ein Wechsel
in einen der Grundzustände. In der Regel wird beim Halbbildwechsel in den zuletzt inaktiven
Zustand gewechselt; zum Beginn der externen Synchronisation muß aber das richtige Halbbild gefunden
werden. Daher wird bei jedem Wechsel aus der Lage der externen Signale ermittelt, welches
Halbbild das nächste ist.
Falls VSYNC in Eingang ist, wird genau dann ein ungerades Halbbild begonnen (T11), wenn
zum Zeitpunkt des VSYNC-Pulses HBLANK aktiv war (bei NTSC) bzw. inaktiv war (bei PAL).
Anderenfalls wird ein gerades Halbbild begonnen (T13). Falls CSYNC in Eingang ist, ist die
Entscheidung vom Signal Next odd abhängig, dessen Erzeugung im folgenden Abschnitt erläutert
wird.
Simulationsergebnisse sind auf Abbildung 69 (S. 102) für ein Vollbild mit sechs dargestellten
Zeilen und auf Abbildung 70 (S. 103) für ein ungerades Halbbild mit vier dargestellten Zeilen zu
sehen.
Abbildung 71 (S. 104) zeigt die Synchronisation auf externe HSYNC- und VSYNC-Signale (Modus
2) im Vollbildbetrieb. An den Horizontal- und Vertikalzählern ist zu erkennen, daß die Registerwerte
HTOTAL und VTOTAL hier falsch programmiert wurden, daß die Synchronisation aber dennoch
funktioniert. Die Zähler verbleiben einfach in ihren Endzuständen, bis das externe SYNC-Signal
kommt.
Im Halbbildbetrieb ist auf Abbildung 72 (S. 105) zu sehen, daß im externen Synchronisations-
Modus 2 in das richtige Halbbild gewechselt wird. Der Puls an VSYNC in kommt hier am Zeilenanfang,
gleichzeitig mit dem Puls an HSYNC in. Daher muß (bei NTSC) das ungerade Halbbild
folgen.
3.4.3 Steuerung der externen Synchronisation
Das Diagramm CSYNC (Seite 84) ist nur im externen Synchronisationsmodus wichtig, um aus
einem externen CSYNC-Signal die vertikale Sync-Information zu extrahieren.
In diesem Modus werden Serrationspulse daran erkannt, daß ihre Länge um mindestens 2 VClk-
Takte über der Länge der HSYNC-Pulse liegt, die im HESYNC-Register programmiert wurde.