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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 5.6 Seite 44 Falls Zugriffe im Page Mode freigegeben sind (Registerbit PEN=’1’), hält TIM nach einem Speicherzugriff die RAS-Leitung aktiv (Zustand hot stb). Falls der nächste Zugriff auf dieselbe RAS- Adresse (LAST ROW) in derselben Bank (LAST RAS) und Ebene (LAST ACS) erfolgt, wird lediglich ein neuer CAS-Zyklus eingeleitet (T10). Sobald sich der Zugriff aber in RAS-Adresse, Bank oder Ebene vom vorigen Zugriff unterscheidet, wird RAS deaktiviert, zum Zustand cold stb zurückgekehrt und ein neuer RAS-Zyklus eingeleitet. Erfolgen Schreib- und Lesezugriffe auf die gleiche RAS-Adresse, so werden sie ebenfalls in einem gemeinsamen RAS-Zyklus durchgeführt. Diese gemischte Durchführung von Schreib- und Lesezugriffen im Page Mode wird für dynamische RAMs von Samsung [10] garantiert. Im Datenbuch von Toshiba [9] werden beliebig gemische Zugriffe nicht erwähnt, die prinzipielle Arbeitsweise der Ansteuerlogik für die Speichermatrix dürfte die Durchführbarkeit dieser Zugriffe aber garantieren. Der untere Teil des Diagramms MEM ADDRESS sowie die Diagramme BIT SHIFT, BIT MASK, GPU FIFO R, GPU FIFO W und PIXBLT PATH der Controller-Einheit sind nur für die Bearbeitung von Grafik-Befehlen von Bedeutung. Sie werden in Abschnitt 6.3.3.4 erläutert. Gleiches gilt im Diagramm MEM CYCLES für die Signale GPU READ, GPU WRITE, MEM GREAD und MEM GWRITE und für die Zustände RMW1 bis RMW3. Einige charakteristische Simulationsergebnisse sind auf den Abbildungen 115 bis 118 (S. 145 bis 148) zu sehen. Durchgeführt werden hier jeweils ein Schreibzugriff auf ein volles Langwort, ein Schreibzugriff auf zwei Bytes des folgenden Langworts, ein Schreibzugriff auf ein Byte eines Langworts mit anderer RAS-Adresse sowie ein Lesezugriff auf zwei nicht benachbarte Bytes des zuletzt geschriebenen Langworts. Abbildung 115 zeigt diese Zugriffe bei 32 Bit Speicherbusbreite. Man erkennt die getrennten RAS- CAS-Zyklen und die Maskierung der Bytes über die vier CAS-Signale, deren Werte hier zu einer Hexadezimal-Ziffer zusammengefaßt wurden. Der Wert CAS=3 z. B. bedeutet, daß CAS3 und CAS2 aktiv ’0’ sind, während CAS1 und CAS0 inaktiv ’1’ sind. In Abbildung 116 ist der Fast Page Mode freigegeben. Daher können die ersten und die letzten beiden Zugriffe jeweils im gleichen RAS-Zyklus durchgeführt werden, da die RAS-Adressen übereinstimmen. Abbildung 117 zeigt die Zugriffe bei 8 Bit Speicherbusbreite. Man erkennt bis zu vier getrennte RAS-CAS-Zyklen pro Langwort-Zugriff, bei denen die CAS-Adresse automatisch erhöht wird. Auch die Wirkung des FIFO-Puffers für zu schreibende Daten ist deutlich zu sehen. Die Schreibzugriffe können Host-seitig (Signale oben) schnell abgeschlossen werden. Vor der Durchführung des Lesezugriffs wird jedoch auf den Abschluß der Speichertransfers gewartet. In Abbildung 118 schließlich erfolgen die Zugriffe wieder im Fast Page Mode, so daß z. B. die ersten 4+2 Zugriffe in einem gemeinsamen RAS-Zyklus durchgeführt werden können. Im Diagramm MEM CYCLES fehlt zunächst die Kommunikation mit der Arbitrierungslogik der Video-Einheit. Wenn die Einheiten später zu einem Design zusammengefaßt werden, dürfen Speicherzugriffe hier nur erfolgen, wenn keine Reload- oder Refresh-Zyklen angekündigt oder angefordert wurden.
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer 6 Die Prozessor-Einheit 6.1 Aufgaben der Prozessor-Einheit Diplomarbeit Hochleistungs-Grafikprozessor in Speedchart-VHDL Abschnitt 6.1 Seite 45 Die Prozessor-Einheit hat die Aufgabe, die folgenden Grafikbefehle selbständig zu bearbeiten: • Block Move: Kopieren eines linearen Datenblocks • Fill: Einfarbiges Füllen eines zweidimensionalen Bildschirmbereichs • Pattern Fill: Füllen eines zweidimensionalen Bildschirmbereichs mit einem mehrfarbigem Füllmuster • Pattern Fill Transparent: Füllen eines zweidimensionalen Bildschirmbereichs mit einem mehrfarbigem Füllmuster, das transparente Bereiche enthalten kann • Pixel Block Transfer (PixBlT): Kopieren eines zweidimensionalen Bildschirmbereichs mit beliebiger Verknüpfung von Quell- und Zieldaten • Pixel Block Transfer with Binary Expansion: Kopieren eines zweidimensionalen Bildschirmbereichs mit beliebiger Verknüpfung von Quell- und Zieldaten, wobei ein bzw. zwei Quelldaten-Bits eine von zwei bzw. vier Farben zum Beschreiben des Zielbereichs auswählen • Clip: Anpassung der Grenzen eines zweidimensionalen Bildschirmbereichs an ein vorgegebenes Zielfenster • VRAM Copy: Schnelles Kopieren ganzer VRAM-Zeilen unter Verwendung der VRAM- Schieberegister • VRAM Block Fill: Schnelles Füllen eines linearen Datenblocks im VRAM unter Verwendung des Block-Modus der VRAMs • VRAM Load Color Register: Laden der Color-Register der VRAMs mit einer Füllfarbe für den “VRAM Block Fill”-Befehl Bei allen Befehlen werden vom Host zunächst die Parameter des Befehls und dann der Befehls- Opcode in die TIM-internen Register geschrieben (vgl. Tabelle 18 auf Seite 68). Daraufhin führt TIM den Befehl aus und löscht nach Ende der Bearbeitung das Befehlsregister. Alle Befehle, die auf zweidimensionalen Bildschirmbereichen arbeiten, unterstützen zwei Adressierungsarten (hier am Beispiel des Zielbereichs): • Bei XY-Adressierung werden die Startkoordinaten DXADR und DYADR des Bildschirmbereichs angegeben. Abhängig von der Farbtiefe PSIZE eines Pixels und der Bit-Adresse DSTART bit des Bildschirmanfangs ergibt sich die physikalische Bit-Adresse des ersten Pixels zu DADRL L := DSTART bit + (DYADR · DINC + DXADR) · PSIZE . • Bei linearer Adressierung wird die lineare Pixel-Adresse DADR des Bildschirmbereichs angegeben. In diesem Fall ergibt ich die physikalische Bit-Adresse des ersten Pixels zu DADRL L := DSTART bit + DADR · PSIZE . Bei beiden Adressierungsarten wird die Größe des zweidimensionalen Bildschirmbereichs in X- und Y-Richtung in Pixeln angegeben (DX und DY, vgl. Tabelle 18 auf Seite 68). Bei den Befehlen hingegen, die auf linearen Datenblöcken arbeiten, wird die Bereichslänge in Pixeln angegeben.
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Seite 43: Technische Universität Berlin Inst
Seite 83 und 84: Abbildung 50: Speedchart-Diagramm V
Seite 95 und 96:
Abbildung 62: Speedchart-Diagramm V
Seite 97 und 98:
Technische Universität Berlin Inst
Seite 99 und 100:
Seite 101 und 102:
Abbildung 68: Speedchart-Diagramm V
Seite 103 und 104:
Abbildung 70: Video-Timing-Signale
Seite 105 und 106:
Abbildung 72: Video-Timing-Signale
Seite 107 und 108:
Midline Reload kurz vor Zeilenende
Seite 109 und 110:
Abbildung 76: VRAM-Reload-Signale f
Seite 111 und 112:
Newline Reload (Zeile 00F, TAP 1F8)
Seite 113 und 114:
Abbildung 80: Hierarchie der Contro
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Seite 135 und 136:
Abbildung 105: Speedchart-Diagramm
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Seite 139 und 140:
Seite 141 und 142:
Seite 143 und 144:
Seite 145 und 146:
Abbildung 115: Schreib- und Lesezug
Seite 147 und 148:
Abbildung 117: Schreib- und Lesezug
Seite 149 und 150:
Abbildung 119: Speicherzugriffe bei
Seite 151 und 152:
Abbildung 121: Speicherzugriffe bei
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