DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Abbildung 73: Video-Timing-Signale im Vollbildbetrieb, CSYNC ist Eingang<br />
0s<br />
0s<br />
/pattn /pattnhex<br />
/s_hcount<br />
/s_hcounthex<br />
/s_vcount<br />
/s_vcounthex<br />
/hsync_in<br />
/hsync_ina1<br />
a1<br />
/hsync_out<br />
/hsync_outiX<br />
iX<br />
/hblank_out<br />
/hblank_outa0<br />
a0<br />
/csync_in<br />
/csync_ina1<br />
a1<br />
/csync_out<br />
/csync_outiX<br />
iX<br />
/vline_ot<br />
/vline_othex<br />
/cblank_out<br />
/cblank_outa0<br />
a0<br />
/vsync_in<br />
/vsync_ina1<br />
a1<br />
/vsync_out<br />
/vsync_outiX<br />
iX<br />
/vblank_out<br />
/vblank_outa0<br />
a0<br />
/iphase_ot<br />
/iphase_othex<br />
/odd_ot /odd_ota0<br />
a0<br />
VHDL 2000<br />
a<br />
0f 0f 0f 0f 0f 0f<br />
07 08 09 00 01 02<br />
04 05 ff<br />
7 0 7<br />
134us 134.5us 135us 135.5us 136us 136.5us 137us 137.5us<br />
Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Anhang C.3<br />
Seite 106
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