DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
SPLIT_MLR
entry
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
T9
A: -- 1st cycle of split midl. rel.
if SMR_high=’1’ then
RCA_itv:=ROWCNT;
CALC_NRH:=CALC_NRH - 1;
else
RCA_itv:=(ROWCNT + 1) mod 4096;
ROWCNT:=(ROWCNT + 1) mod 4096;
CALC_NRL:=CALC_NRL - 1;
end if;
RAS_itv:="1111";
CAS_itv:="1111";
MWE_itv:=’1’;
MOE_itv:=’0’;
MSF_itv:=’1’;
SMR_request:=’0’;
T10
T1
T2
T13
Abbildung 63: Speedchart-Diagramm VIDEO/RELOAD/RL RAM/SPLIT MLR
T3
S1
S2
S3
S4
S5
exit
Anhang C.2
Seite 96
A: -- 2nd cycle
RAS_itv:="1110";
A: -- 3rd cycle
RCA_itv:=lo12;
A: -- 4th cycle
CAS_itv:="0000";
A: -- 5th cycle
RCA_itv:=0xFFF;
MOE_itv:=’1’;
MSF_itv:=’0’;
A: -- 6th cycle
RAS_itv:="1111";
CAS_itv:="1111";