DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 3.4
Seite 22
Wird, ausgehend vom Zustand wait sync, ein Puls auf CSYNC in erkannt, so wird in einen der
Zustände CS nonint, CS midline oder CS newline gewechselt, je nachdem, ob Vollbildbetrieb aktiv
ist oder ob im Halbbildbetrieb der Serrationspuls in der Zeilenmitte bzw. am Zeilenanfang auftrat.
Falls der Puls in der Zeilenmitte begann (T4), wird im NTSC-Modus das Signal Next odd auf ’0’
gesetzt, denn es soll ein gerades Halbbild folgen. Im PAL-Modus folgt in diesem Fall ein ungerades
Halbbild, und Next odd wird auf ’1’ gesetzt. Falls der Puls am Zeilenende auftrat, wird Next odd
bei NTSC auf ’1’ und bei PAL auf ’0’ gesetzt.
Endet der CSync-Puls schnell, so wird in den Grundzustand zurückgewechselt. Erfüllt seine Dauer
aber die oben genannte Bedingung, so wird in einen der Zustände start nonint, start even oder
start odd gewechselt, wobei das Signal CS Coming an das Diagramm S VCNT meldet, daß jetzt
ein Voll- bzw. Halbbildwechsel ausgeführt werden muß.
Damit das vertikale Synchronsignal CS Coming nicht bei jedem, sondern nur beim ersten Serrationspuls
jedes Voll- oder Halbbildes erzeugt wird, wird nach Deaktivierung des Signals auf das
Ende der Serrationsphase gewartet (T15). Nur in der Serrationsphase treten an CSYNC in Pulse
auf, die die Zeitbedingung erfüllen.
Ein Simulationsergebnis für die Synchronisation auf ein externes CSYNC-Signal ist auf Abbildung
73 (S. 106) dargestellt. Die Gewinnung der VSYNC-Information aus CSYNC in funktioniert,
weist aber systembedingt eine geringe Verzögerung auf, die sich nicht auf die Bilddarstellung auswirkt.