DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Anhang B<br />
Seite 76<br />
Abbildung 40: Der “Split Read Transfer Cycle” [11] lädt nur eine Hälfte des Schieberegisters. Er wird<br />
beim Split Midline Reload durchgeführt, während gleichzeitig Daten aus der anderen SR-Hälfte ausgegeben<br />
werden.
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