DIPLOMARBEIT - FG Mikroelektronik, TU Berlin

Technische Universität Berlin
Institut für Mikroelektronik
Lukas Bauer
Diplomarbeit
Hochleistungs-Grafikprozessor in Speedchart-VHDL
Abschnitt 3.2
Seite 13
Das CSYNC-Signal (Abb. 5) ist die meiste Zeit mit HSYNC identisch; nur in der Phase, in
der VSYNC=’0’ ist (Serrationsphase), werden Serrationspulse ausgegeben, die länger als die Synchronisationspulse
sind. Im Monitor leiten die steigenden Flanken von CSYNC einen horizontalen
Strahlrücklauf ein, während das vertikale Synchronsignal über einen Tiefpaß aus CSYNC gewonnen
wird.
HSYNC, VSYNC
VSYNC=’0’
❅
❅VSYNC=’0’, HSYNC=’0’
Abbildung 4: Die ’0’-aktiven Signale
HSYNC und VSYNC beginnen
am Zeilen- bzw. Vollbildanfang.
Der HSYNC-Puls endet, nachdem
HCOUNT den Wert HESYNC erreicht
hat, während der VSYNC-Puls nach
VCOUNT=VESYNC/2 endet.
CSYNC
0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0
HSYNC=’0’
non-interlaced
Abbildung 5: Das CSYNC-Signal vereint
die Informationen von HSYNC
und VSYNC in einem Signal. In der
Phase des vertikalen Strahlrücklaufs
werden Serrationspulse erzeugt, deren
Länge über das HESERR-Register
programmiert werden kann.
0 0
0 0
0 0
0 0
0 0
0 0
0 0
0 0
0 0
0 0
0 0
non-interlaced
Dafür, daß im sichtbaren Bildschirmbereich gültige Daten aus dem Video-Speicher angezeigt werden,
sorgt die Reload-Einheit (Abschnitt 4). Da die dabei nötigen VRAM-Zugriffe Zeit benötigen,
muß die Video-Timing-Einheit schon am Ende der jeweils vorigen Bildschirmzeile ein Signal an die
Reload-Einheit senden, daß für die folgende Zeile Daten bereitgestellt werden sollen. Außerdem
muß ihr mitgeteilt werden, welche Zeile ausgegeben werden soll und mit welcher Wort-Adresse im
Speicher die Zeilendaten beginnen. Hierzu werden in Registern (vgl. Tabelle 16, S. 67) die Wortadresse
DPYSTRT des ersten Pixels auf dem Bildschirm und die Länge DPYINC einer logischen
Bildschirmzeile programmiert.
Die Video-Timing-Einheit setzt zur Steuerung der Reload-Einheit das Register DPYNEXT immer
auf die Startadresse der kommenden Bildschirmzeile, so daß sich ein Verlauf ähnlich Abbildung 7
ergibt, nur daß DPYNEXT die Wort-Adressen und nicht die Zeilennummern enthält. In dem
Augenblick, in dem DPYNEXT seinen Wert ändert, wird außerdem kurzzeitig das interne Signal
RELOAD gesetzt, um der Reload-Einheit zu signalisieren, daß die Schieberegister geladen werden
müssen.
Ist Zooming in Y-Richtung aktiv, so wird mehrfach die gleiche Zeile ausgegeben. In diesem Fall
wird RELOAD auch dann aktiv, wenn die nächste Zeile eine Wiederholung der vorangegangenen
ist, damit die VRAMs noch einmal auf den Start der Daten der zu wiederholenden Zeile gesetzt
werden können.
IPHASE
Abbildung 6: Im Vollbildbetrieb gibt
es nur zwei Videophasen.
VLINE
Serration ”000”
VLINE=0xFFFF
Bild ”111”
non-interlaced
Abbildung 7: Die Variable VLINE
gibt die gerade angezeigte physikalische
Bildschirmzeile an. Damit Reloads
rechtzeitig möglich sind, wechselt
VLINE bereits am Ende der letzten
Videozeile. Im Zoom-Modus wird
die gleiche Zeile bis zu 128 mal wiederholt.
0
1
2
3
4
5
6
7
non-interlaced
0
1
2
3
4
5
6
7