DIPLOMARBEIT - FG Mikroelektronik, TU Berlin
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Midline Reload kurz vor Zeilenende (Zeile 012, TAP 000) und Newline Reload (Zeile 013, TAP 1CA)<br />
Abbildung 74: VRAM-Reload-Signale für XZ=0, MSC SFT=0:<br />
0s<br />
0s<br />
/pattn /pattnhex<br />
/rowcnt_ot<br />
/rowcnt_othex<br />
/tapcnt_ot<br />
/tapcnt_othex<br />
/mscnt_ot<br />
/mscnt_othex<br />
/cas_ot(0) a1 a1<br />
/ras_ot(0) a1 a1<br />
/rca_ot /rca_othex<br />
/mwe_ot /mwe_ota1<br />
a1<br />
/moe_ot /moe_ota1<br />
a1<br />
/msf_ot /msf_ota0<br />
a0<br />
/ld_ot /ld_ota1<br />
a1<br />
/msc_ot /msc_ota1<br />
a1<br />
/hblank_out<br />
/hblank_outa0<br />
a0<br />
/sr_row_ot<br />
/sr_row_othex<br />
/sr_cnt_ot<br />
/sr_cnt_othex<br />
/vclk_in /vclk_ina1<br />
a1<br />
/calc_nrh_ot<br />
/calc_nrh_othex<br />
/calc_nrl_ot<br />
/calc_nrl_othex<br />
/smr_req_ot<br />
/smr_req_ota0<br />
a0<br />
/refrqnr_ot<br />
/refrqnr_othex<br />
/refpfnr_ot<br />
/refpfnr_othex<br />
/a_sam_ot<br />
/a_sam_othex<br />
/a_ctrl_ot<br />
/a_ctrl_othex<br />
/rel6_ot /rel6_ota0<br />
a0<br />
/mlr6_ot /mlr6_ota0<br />
a0<br />
VHDL 2000<br />
011 012 013<br />
7f7 7f8 7f9 7fa 7fb 7fc 7fd 7fe 7ff 7ca<br />
fff 000<br />
1ff 012 000 1ff 013 1ca 1ff<br />
011 012 013<br />
1f7 1f8 1f9 1fa 1fb 1fc 1fd 1fe 1ff 000 001 1ca<br />
00<br />
01 00 01<br />
5 6<br />
5<br />
3<br />
0 6 0 6 0<br />
1 0 1 0 1 0<br />
21.1us 21.15us 21.2us 21.25us 21.3us 21.35us 21.4us 21.45us 21.5us 21.55us 21.6us 21.65us 21.7us<br />
Technische Universität <strong>Berlin</strong><br />
Institut für <strong>Mikroelektronik</strong><br />
Lukas Bauer<br />
Diplomarbeit<br />
Hochleistungs-Grafikprozessor in Speedchart-VHDL<br />
Anhang C.3<br />
Seite 107
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