Diplomarbeit - Eingebettete Systeme - Technische Universität ...

Abbildungsverzeichnis
1.1 Aufbau der bereits existierenden GSI-Gebäude und der zukünftigen
FAIR-Anlage [G + 06] . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2 Aufbau der analogen Vorverarbeitung des DSP-Systems . . . . . . . . 7
2.1 Aufbau einer PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.2 Phasenmodell der analogen PLL . . . . . . . . . . . . . . . . . . . . . 15
2.3 Bodediagramm der Führungsübertragungsfunktion . . . . . . . . . . 19
2.4 Bodediagramm der Fehlerübertragungsfunktion . . . . . . . . . . . . 20
2.5 Phasen- und Frequenz-Sprungantworten von H(s) und E(s) . . . . . . 23
2.6 Aufbau eines DDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.7 Phasenmodell der zeitdiskreten PLL . . . . . . . . . . . . . . . . . . . 28
2.8 Phasen- und Frequenz-Sprungantworten von H(z) und E(z) . . . . . . 33
2.9 Stabilitätsdiagramm der zeitdiskreten Typ II PLL mit Ordnung D mit
ζ=0,707 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.10 Bodediagramm der Führungsübertragungsfunktion . . . . . . . . . . 34
2.11 Abhängigkeit der Ausrastfrequenz von ζ . . . . . . . . . . . . . . . . 36
2.12 Methoden zur Offset-Frequenzbildung . . . . . . . . . . . . . . . . . . 38
2.13 Aufbau des Phasen-Frequenz-Detektors . . . . . . . . . . . . . . . . . 39
2.14 Aufbau des Binärzähler-Phasendetektors . . . . . . . . . . . . . . . . 40
2.15 Zeitverhalten des Binärzähler-Phasendetektors bei Phasenfehler . . . 41
2.16 Zeitverhalten des Binärzähler-Phasendetektors bei Frequenzfehler . . 41
2.17 Eigenschaften eines FIR-Hilberttransformators 11. Ordnung . . . . . 45
2.18 Auswirkung der Dämpfung des Hilbert-Filters auf den Phasenfehler . 47
2.19 Aufbau des Phase-Unwrap . . . . . . . . . . . . . . . . . . . . . . . . 49
3.1 FPGA Interface Board . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.2 DDS FIB Adapter Board, aufgesteckt auf die FIB-Platine . . . . . . . 53
3.3 ADC/DAC FIB Adapter Board . . . . . . . . . . . . . . . . . . . . . 54
3.4 Aufbau mit Binärzähler-Phasendetektor . . . . . . . . . . . . . . . . 56
3.5 Aufbau der All-digital PLL . . . . . . . . . . . . . . . . . . . . . . . . 57
3.6 Aufbau der ADPLL-IQ Komponente . . . . . . . . . . . . . . . . . . 58
4.1 Gesamtaufbau der ADPLL . . . . . . . . . . . . . . . . . . . . . . . . 61
4.2 Aufbau der Entity adpll iq . . . . . . . . . . . . . . . . . . . . . . . . 62
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