Diplomarbeit - Eingebettete Systeme - Technische Universität ...

3 Realisierungskonzepte
Abbildung 3.4: Aufbau mit Binärzähler-Phasendetektor
Durch die anschließende Integration lässt sich dieser Fehler jedoch weiter reduzieren.
Dazu ist es allerdings erforderlich, dass der Fehler gleichmäßig um den tatsächlichen
Phasenwert verteilt ist. Simulationen dieser PLL-Struktur haben gezeigt, dass
dies normalerweise der Fall ist und dass dadurch der Fehler auf unter ein Grad reduziert
werden kann. Aufgrund der einfachen Struktur wurde eine Test-Implementierung
ohne Offset-Addition vorgenommen. Diese Implementierung hat gezeigt, dass eine
PLL mit dieser Architektur möglich ist und funktioniert. Leider fiel bei den anschließenden
Messungen auf, dass ein Spezialfall im Konzept nicht berücksichtigt wurde.
Die Fehlerreduktion durch Integration funktioniert solange, wie der Phasenfehler in
etwa gleichverteilt um die tatsächliche Phasenlage ist. Entspricht jedoch die Abtastfrequenz
einem ganzzahligen Vielfachen der Eingangssignalfrequenz, wird das Eingangssignal
immer an der gleichen Stelle abgetastet. Dies führt zu einem konstanten
Phasenfehler, der durch die Integration nicht weiter reduziert werden kann. Sobald ein
kleiner Frequenzversatz existiert, resultiert daraus eine Schwebung zwischen Abtastzeitpunkt
und Zeitpunkt des Nulldurchgangs des Eingangssignals. Solange die Periode
der Schwebungsfrequenz kleiner als die Integrationszeit ist, kann sichergestellt werden,
dass der Phasenfehler durch Integration deutlich reduziert werden kann. Da der
Offset-LO eine Frequenzdynamik von mehreren Oktaven haben soll, findet sich keine
Abtastfrequenz, die diese Eigenschaft erfüllt. Damit schied diese einfache Art der
Implementierung aus Mangel an Phasengenauigkeit für den Offset-LO aus.
3.3 Realisierungskonzept eines Offset-LOs mit FIB
und ADC/DAC-FAB
Im Gegensatz zur DDS-FAB-Platine, bei der alle Signale in Form von Rechtecksignalen
dem FPGA zugeführt werden, ist die ADC/DAC-FAB-Platine in der Lage,
quantisierte Amplitudenwerte der Signale zu liefern. Wie später noch gezeigt wird,
konnte über das Businterface eine Abtastfrequenz der beiden ADC-Kanäle von je-
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