Diplomarbeit - Eingebettete Systeme - Technische Universität ...

4.8 Implementierung der PLL-Komponenten
wobei f = 1/T die 3-dB Grenzfrequenz des Filters definiert. Das Filter hat ab dieser
Grenzfrequenz eine asymptotische Dämpfung von 20dB pro Dekade. Die Anwendung
der Rechteckregel (2.48) auf (4.17) liefert
mit den Koeffizienten
und
F (z) =
b0 =
b0
1 + a1z −1
1
1 + T/Ts
1
a1 = −
1 + Ts/T
(4.18)
(4.19)
. (4.20)
Für die Realisierung des resultierenden IIR-Filters werden zwei Multiplizierer und
ein Addierer benötigt. Abbildung 4.17 zeigt die Struktur des Filters.
Abbildung 4.17: Aufbau des diskreten PT1-Gliedes
Eine wesentlich effizientere Implementierung ergibt sich, wenn man die Wahl der
Grenzfrequenz einschränkt. Eine Multiplikation mit 2 N (N ∈ Z) kann günstig durch
eine Schiebeoperation realisiert werden. Der Ansatz
führt zu
b0 =
1
1 + T/Ts
!
= 2 −N
(4.21)
a1 = 2 −N − 1 . (4.22)
Dies kann mit einer Addition und einer Schiebeoperation statt mit einer Multiplikation
realisiert werden. Die 3-dB Grenzfrequenz entspricht für diese Werte
fg = fs
2 N − 1
. (4.23)
Besteht im Design die nötige Freiheit, die Grenzfrequenz nach (4.23) zu wählen,
gelingt die Implementierung mit zwei Addierern und zwei Schiebeoperationen, die im
FPGA lediglich eine ” Umverdrahtung“ darstellen.
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