Diplomarbeit - Eingebettete Systeme - Technische Universität ...

4 Implementierung
Multiplizierer verfügt, musste stets darauf geachtet werden, dass die verwendeten
Komponenten möglichst ohne Multiplizierer auskommen.
4.2 Interface zu ADC/DAC-FAB
Die Busschnittstelle zwischen FIB und ADC/DAC-FAB (vgl. Abbildung 3.5) besteht
aus einem 16 Bit Datenbus, einem 8 Bit Adressbus sowie einem 6 Bit Steuerbus. Der
Datenbus ist über Bustreiber (SN74LVTH16245ADL) mit dem CPLD verbunden. In
der ursprünglichen Implementierung des CPLD war das Businterface als bidirektionaler
Bus ausgeführt. Für den Einsatz als PLL müssen ständig ADC-Werte gelesen
und DAC-Werte geschrieben werden, was eine häufige Umschaltung der Datenrichtung
notwendig macht. Damit in keinem Takt zwei Treiberausgänge kurzgeschlossen
werden, ist es notwendig, die Treiber der Reihe nach umzuschalten. Bei einer
Richtungsänderung vom Lesebetrieb in den Schreibbetrieb bedeutet dies zuerst den
CPLD-Treiber in Leserichtung zu schalten, dann den externen Datentreiber umzuschalten
und im folgenden Takt den FPGA Treiber als Ausgang umzuschalten. Für
eine Abfolge ADC1 lesen, ADC2 lesen, DAC1 schreiben, etc. wie es für die PLL
nötig ist, sind mit diesem Verfahren 9 Takte notwedig, wovon alleine 6 Takte für
die Richtungsumschaltung benötigt werden. Zwar wäre eine Übertragung mit FIFO-
Zwischenspeichern deutlich effizienter, sie würde aber zusätzliche Verzögerungszeiten
bedeuten. Bei einer Taktfrequenz von 120 MHz wäre so die Abtastfrequenz auf 13,33
MHz limitiert. Für eine erforderliche Bandbreite von 4,6 MHz (5,4 MHz-0,8 MHz)
reicht diese nach dem Nyqist-Theorem zwar gerade noch aus, allerdings wäre eine
Abtastratenumsetzung auf FIB und FAB notwendig.
Daher wurde der Bus auf zwei 8 Bit Busse aufgeteilt. Diese lassen sich völlig unabhängig
in ihrer Richtung betreiben und gestatten beide vollen Zugriff auf alle Register
des FAB. Der Adress- und Steuerbus wurde aufgeteilt auf jeweils 4 und 3 Bit.
Für die PLL-Anwendung kann ein Bus in Schreib- und der andere Bus in Leserichtung
geschaltet werden. Zwar werden dann für einen Zugriff auf ein 14 Bit Datenwort
der Wandler zwei Takte benötigt, dafür sind keine Takte für die Richtungsumschaltung
erforderlich. Bei 120 MHz Bustakt beträgt die ADC-Rate 30 MSPS für zwei
Kanäle und die DAC-Rate für einen Kanal 60 MSPS. Somit reicht die Abtastrate
des DAC aus, um direkt den Frequenzbereich von 22, 2 bis 26, 8 MHz darzustellen.
Der Frequenzbereich von 0,8 bis 5,4 MHz des HF-Signals kann ebenfalls direkt dargestellt
werden. Nur die Zwischenfrequenz von 21,4 MHz muss somit unterabgetastet
und auf dem FIB wieder heraufgesetzt werden. Damit die PLL-Implementierung bei
einer konstanten Abtastrate betrieben werden kann, wird ebenfalls das HF-Signal in
der Abtastrate hochgesetzt. Für andere Anwendungen erlaubt das neue Busprotokoll
ebenso wie das alte Protokoll die volle Datenrate zu einem Wandler, indem beide 8
Bit Busse in die gleiche Richtung geschaltet werden.
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