Diplomarbeit - Eingebettete Systeme - Technische Universität ...

3.3 Realisierungskonzept eines Offset-LOs mit FIB und ADC/DAC-FAB
weils 30 MHz erreicht werden. Da nur einer der beiden DAC verwendet wird, beträgt
die Abtastfrequenz für diesen 60 MHz. Bis auf das Zwischenfrequenzsignal reicht die
Abtastrate aus, die Signale direkt im Basisband darstellen zu können. Da die ZF eine
konstante Frequenz hat und somit praktisch keine Bandbreite belegt, ist für dieses
Signal eine Unterabtastung zulässig. Für die Verarbeitung innerhalb der PLL muss
dieses jedoch in der Abtastfrequenz wieder hochgesetzt werden. Dies ist durch Interpolation,
im Sinne der Multiratenverarbeitung, mit anschließender Filterung möglich
[CR83], [Fli93].
Die maximale Signalfrequenz beträgt 26,8 MHz, daher beträgt die minimale Abtastfrequenz
innerhalb der PLL 53,6 MHz. Eine Abtastratenerhöhung um ganze Vielfache
der ursprünglichen Abtastfrequenz ist einfach zu realisieren. Daher ist eine Erhöhung
der ADC-Abtastfrequenz um mindestens den Faktor 2 erforderlich. Prinzipiell ist eine
möglichst hohe Abtastrate wünschenswert, da sich Stabilität und Genauigkeit der
PLL verbessern. Sie kann aber nicht beliebig erhöht werden, da die Taktfrequenz
des FPGA limitiert ist. Als Kompromiss wurde eine Abtastfrequenz von 120 MHz
gewählt, da diese auf dem verwendeten FPGA relativ einfach erreicht werden kann
und dem Vierfachen der ADC-Abtastfrequenz entspricht.
Abbildung 3.5 zeigt den kompletten Aufbau einer solchen Realisierung. Der FPGA
des FIB ist mit dem CPLD des ADC/DAC-FAB über einen Bus verbunden. Die
beiden Bus-Arbiter-Blöcke (Bus-Arb.) sorgen dafür, dass die Daten der Wandler
transparent zum FPGA des FIB übertragen werden. Anschließend erfolgt die zuvor
erwähnte Abtastratenerhöhung mit den Blöcken RF-/IF-Upsampling. Aus diesen
werden analytische Signale erzeugt, um anschließend die Frequenzverschiebung nach
der ” direkten Methode“ aus Kapitel 2.6 mit einem komplexen Multiplizierer (Einseitenbandmischer)
zu realisieren. Das frequenzverschobene, analytische Signal gelangt
nun auf einen Block ADPLL-IQ, der in Abbildung 3.6 dargestellt ist.
Abbildung 3.5: Aufbau der All-digital PLL
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