Diplomarbeit - Eingebettete Systeme - Technische Universität ...

|H(e jω )| [dB]
20
10
0
−10
−20
−30
−40
4.8 Implementierung der PLL-Komponenten
ideal
16 Bit
32 Bit
−50
−30 −20 −10 0
f [MHz]
10 20 30
Abbildung 4.13: Betragsfrequenzgang des implementierten analytischen Filters
4.8 Implementierung der PLL-Komponenten
4.8.1 Phasendetektor
Die Phasendetektion kann, sobald ein analytisches Signal vorliegt, auf die Berechnung
eines 4-Quadranten-Arcustangens aus dem Verhältnis zwischen Imaginär- und
Realteil zurückgeführt werden (2.107). Eine elegante Möglichkeit für diese Berechnung
liefert der CORDIC-Algorithmus. Dieser wurde bereits 1959 von J. E. Volder
vorgestellt [Vol59] und später von J. S. Walther weiterentwickelt [Wal71]. Der Algorithmus
kann in drei Modi verwendet werden, zirkular, linear und hyperbolisch.
Im zirkularen Modus lassen sich Betrag und Phase eines kartesischen Vektors berechnen,
wobei keine Multiplikationen verwendet werden. Der im Grunde sequentielle
Algorithmus kann durch Aufrollen der Schleife parallelisiert werden. Durch den Einsatz
von Pipelining-Techniken kann ein hoher Durchsatz erzielt werden. Im Rahmen
der Kooperation der GSI mit dem Fachgebiet MES der TU Darmstadt wurde dieser
Algorithmus für den FPGA des DSP-Systems implementiert [GZMGK06]. Diese
VHDL-Komponente erwartet zwei Eingangsvektoren mit einer Wortbreite von jeweils
16 Bit und berechnet die Amplitude und Phase mit einer Genauigkeit von 3 · 10 −3
bzw. 0, 05°. Somit ist diese für die PLL ideal geeignet und konnte fast unmodifiziert
übernommen werden. Die einzige Modifikation war die Entfernung einer Vorverarbeitungsstufe,
die nur für das DSP-System verwendet wurde. Obwohl sie ursprünglich
für einen Xilinx-FPGA entwickelt wurde, ließ sie sich ohne Probleme mit dem Altera-
Synthesewerkzeug übersetzen. Die Implementierung verwendet 16 Pipeline-Stufen für
den CORDIC-Algorithmus sowie zwei Takte für die Vor- und Nachverarbeitung.
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