Diplomarbeit - Eingebettete Systeme - Technische Universität ...

3.2 Realisierungskonzept eines Offset-LOs mit FIB und DDS-FAB
verwendeten speed-grade 3 sind Taktfrequenzen bis zu 304 MHz möglich [Alt06].
Allerdings ist das begrenzende Element bei dieser Anwendung nicht die Abtastrate
der Wandler, sondern die Übertragungsrate der Bus-Schnittstelle. Bei voller Datenrate
zweier ADC und eines DAC müssten 2 · 14 Bit·105 MHz + 14 Bit·210 MHz
= 5810 MBit/s mit niedrigen Verzögerungszeiten übertragen werden. Bei der bisherigen
Implementierung waren Datenraten von 1920 MBit/s (16 Bit · 120 MHz) in
einer Richtung möglich, ein Umschalten der Treiber in die andere Richtung benötigte
jedoch mehrere Takte, was die Datenrate für die PLL-Implementierung auf 640
MBit/s reduzierte. Wie in Abschnitt 4.2 noch gezeigt wird, konnte die Datenrate
bei gleichzeitigem Lesen und Schreiben durch Umstrukturierung des Busses auf 1920
MBit/s erweitert werden. Wie später ebenfalls noch gezeigt wird, kann die Datenrate
durch Unterabtastung des schmalbandigen Zwischenfrequenz-Signals weiter reduziert
werden, so dass diese Bandbreite für die Anwendung ausreichend ist.
3.2 Realisierungskonzept eines Offset-LOs mit FIB
und DDS-FAB
Wie im vorletzten Abschnitt erwähnt wurde, stehen dem FIB unter Verwendung
des DDS-FAB alle Signale in Form von rechteckförmigen Signalen zur Verfügung.
In Kapitel 2.7.1 wurden bereits Phasendetektoren für rechteckförmige Signale vorgestellt.
Der dabei vorgestellte Phasendetektor mit Binärzählern ist prinzipiell auch für
mehrere Eingangssignale verwendbar. Abbildung 3.4 zeigt den Aufbau einer solchen
Offset-PLL. Die Blöcke ” CNT PD“ enthalten nur die Phasenakkumulatoren. Die Subtraktion
ist extern eingezeichnet. Damit die PLL auf die Summenfrequenz einrastet,
ist es notwendig, das Summensignal der Eingangs-Phasensignale von dem Ausgangs-
Phasensignal abzuziehen. Der Aufbau entspricht im Wesentlichen dem grundlegenden
Aufbau einer PLL aus Abbildung 2.1 auf Seite 12. Die Phasendifferenz ∆ϕ gelangt auf
den PI-Regler FP I(z). Dieser Regler erfüllt in dieser Anordnung zwei Aufgaben: Er ist
Schleifenfilter der PLL und Integrator des PWM-Signals der Phasendetektoren. Mit
dem Frequenzwort F T W0 kann die Mittenfrequenz der PLL eingestellt werden. Das
daraus berechnete F T W wird über ein paralleles Bus-Interface (Block ” Bus Arb.“) an
das DDS-IC AD9854 gesendet, welches das LO-Signal erzeugt. Da das Businterface
nicht über die nötige Bandbreite verfügt um die Phase der DDS zurück zu übertragen,
muss die Phase des LO-Signals detektiert werden.
In Kapitel 2.7.1 wurde bereits der resultierende Phasenfehler in Abhängigkeit von
Signalfrequenz und Abtastfrequenz für den abgetasteten Binärzähler-Phasendetektor
angegeben. Bei einer Signalfrequenz von maximal 26,8 MHz und einer abgeschätzten,
maximal möglich Abtastfrequenz von 200 MHz resultiert ein Phasenfehler von
±24,12°. Dieser Wert ist zunächst inakzeptabel.
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